HyperLynx在一块板子上的应用

成功用户论文集 1 HyperLynx 仿真软件在一块主板设计中的应用 中国航天科工集团第七零六研究所 蒋志翔、秦爱军 [前言] 信号完整性问题是高速 PCB 设计者必需面对的问题。阻抗匹配、合理端 接、正确拓扑结构解决信号完整性问题的关键。 传输线上信号的传输速度是有限的，信号线的布线长度产生的信号传输延 时会对信号的时序关系产生影响，所以 PCB 上的高速信号的长度以及延时要仔 细计算和分析。 运用信号完整性分析工具进行布线前后的仿真对于保证信号完整性和缩短 设计周期是非常必要的。在 PCB 板子已焊接加工完毕后才发现信号质量问题和 时序问题，是经费和产品研制时间的浪费。 1.1 板上高速信号分析 我们设计的是基于 PowerPC 的主板，主要由处理器 MPC755、北桥 MPC107、 北桥 PowerSpanII、VME 桥 CA91C142B 等一些电路组成，上面的高速信号如图 2-1 所示。 成功用户论文集 2 图 2- 1 板上高速信号相关图示 板上高速信号主要包括：时钟信号、60X 总线信号、L2 Cache 接口信号、 Memory 接口信号、PCI 总线 0 信号、PCI 总线 1 信号、VME 总线信号。这些信号 的布线需要特别注意。 由于高速信号较多，布线前后对信号进行了仿真分析，仿真工具采用 Mentor 公司的 Hyperlynx7.1 仿真软件，它可以进行布线前仿真和布线后仿 真。 1.2 印制板信号完整性整体设计 1.2.1 层叠结构 在传输线（PCB 走线）中的磁力线是沿逆时针方向的，如果把 RF 返回路径 与对应的源路径平行并且与其靠近，在返回路径中的磁力线（延逆时针方向的 场），相对于源路径中的磁力线（顺时针方向的场），将是相反的方向。这样 顺时针场和逆时针场可以抵消。如果源和返回路径之间的磁力线被消除或减 CPU MPC755 桥 MPC107 桥 PowerSpan SDRAML2 Cache VME 桥 CA91C142 SCSI 53C860 ISA 桥 W83C55 以太网 10BaseT PMC 槽 1 PMC 槽 2 成功用户论文集 3 小，那么除了在走线附近极小的面积，辐射或传导的 RF 电流就不存在了。多层 印制板可以实现通量最小化，这是采用多层电路板的原因之一。信号层靠近参 考层，信号返回路径直接位于信号线的下方，回路面积最小，通量抵消最明 显。 为了实现通量最小化，必须实现 PCB 板上信号层和参考层交错排列，这 样，每个信号层都有相邻的参考层。考虑到本板上的芯片数多，特别密集，而 且电气网络也特别多，所以采用多少层的 PCB 要仔细安排，多了或少了都不 好： 如果层数太少，布线将变得很困难，甚至可能完不成布线。当然在布线过 程中如果感觉布线空间不够，可以再增加层数，但加层后要对已完成的布线做 许多调整，重新安排一些走线规则，这将增加许多工作量。 如果层数太多，加工成本增加，板子厚度可能失控。目前 4 层板的板费为 0.5 元/平方厘米左右，而六层板的板费为 1.5 元/平方厘米左右。印制板层数 每增加两层，板费要增加好几倍。按 VME64 总线标准，印制板厚度应为 1.6±0.2mm，即 63±8mil，目前国内的印制板设备，采用的板芯一般最薄的为 5mil 厚，铜层厚度有 0.5 盎司、1.0 盎司、1.5 盎司等规格，如果层数太多， 印制板厚度无法满足要求。 1.2.2 阻抗考虑 PCI2.2 要求 PCB 上的信号线在未焊接器件之前的特征阻抗为 60Ω－ 100Ω，VME64 规范要求 PCB 上的信号线在未焊接器件之前的特征阻抗为 50Ω－ 60Ω。按目前的集成电路生产工艺，50Ω－100Ω 的阻抗是比较合适的，不同 的信号有一些差别。现在比较好的 PCB 加工设备，能加工线宽 4mil、间距 4mil 的印制线。根据阻抗要求和目前 PCB 加工设备现状，信号线基本采用 5mil 线宽 和 5mil 间距，对有些信号线的阻抗，如果层间距和印制板基材介电常数调整无 法满足要求，可以采用 4mil 的信号线布线。 1.2.3 传输速度 PCI2.2 规范要求 PCB 上的信号线在无负载时的传输速度为 150ps/inch－ 190ps/inch。PCB 上的信号线在无负载情况下的传输速度只与介质材料的介电 Administrator 高亮 Administrator 高亮 成功用户论文集 4 常数相关，所以选取介质材料的介电常数时除了考虑它对印制线特征阻抗的影 响外，还应考虑它对印制线传输速度的影响。 1.2.4 整板层叠及阻抗设计 综合以上三点，最后采用 12 层印制板，其中 8 个信号层（包括元件层）， 两个地层，一个 3.3V 电源层，一个混合电源层（包括 5V、2V、两个 2.5V）。 用 HyperLynx 软件优化出来的 PCB 层叠结构如图 2-2 所示，总厚度为 65.7mil，即 1.67mm，满足 VME64 规范要求。 图 2- 2 PCB 层叠结构图示 1.3 时钟信号阻抗匹配 时钟信号是各设备工作的基础，所以时钟信号的质量尤为重要，在 PCB 设 计时要慎重对待。 Administrator 高亮 成功用户论文集 5 板上时钟信号很多，主要高速时钟信号如图 2-3 所示。 图 2- 3 板上高速时钟电路 时钟芯片的输出信号阻抗一般都比较小。芯片 MPC950 的输出阻抗为 7ohm，芯片 AV9155 的输出阻抗为 10ohm。本板上的时钟信号都是点对点连接， 所以采用串行端接进行阻抗匹配电路设计。 具体串连电阻的大小由 HyperLynx 仿真后决定。 1.4 L2 Cache 总线和 60x 总线信号完整性分析 本板的 L2 Cache 总线工作频率 200Mhz，60x 总线工作频率 100MHz，是板 上工作频率最高的部分。依据 MPC755、MPC107、PowerSpan 的芯片手册，阻抗 在 50 ohm～70 ohm 之内比较合适，按前面层叠结构的设计，5mil 的信号线宽 是可以保证阻抗要求的。 因为板上这两个总线的负载最多为 2 个负载，且这几个芯片之间的距离很 近，相关的 PCB 走线很短，所以信号时序关系一般能够满足要求（尽管其工作 频率很高）。下面给出 L2 Cache 总线上典型时钟线、地址线以及数据线的 PCB 走线图以及在 HyperLynx 仿真软件的 BoardSim 工具下的仿真波形。MPC755、 1 路同步输出反馈 100MH 33.33M MPC95 0 时钟芯 片 33.33MH z 晶振 北桥 MPC107 2 路 100MH CLK 输出，分别给 MPC755 和 PowerSpan 提供 60X 总线时 4 路 100MH CLK 输出，给 Memory 6 路 33.33MH CLK 输出，一路反馈给数字锁相 环，其它的给 PCI0 总线上的 PCI 设备：UII、 53C860、21143、W83C553F、PowerSpan 3 路 33.33MH 或 66.66MH CLK 输出，可 控； 给 PCI1 总线上的 PCI 设备：PMC1、 数字锁相环 Administrator 高亮 成功用户论文集 6 MPC107、 PowerSpan 和 GVT71128 芯片的 IBIS 模型均来自于芯片厂商 （Motorola、TUNDRA 和 GALVENTECH）。 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 10:15:18 Net name: 7\L2CLK-OUTA Show Latest Waveform = YES, Show Previous Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 2.000 4.000 6.000 8.000 10.000 Time (ns) V o l tag e - V- Probe 1:U20.N15 Probe 5:U22.89 注：U20.N15(MPC755)为驱动端，U22.89(GVT71128)为接收端。 图 2- 4 L2 Cache 时钟线“CLK-OUTA”的 PCB 走线及仿真波形 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 10:31:08 Net name: 7\L2ADDR14 Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 2.000 4.000 6.000 8.000 10.000 Time (ns) V o l tag e -V- Probe 1:U20.J13 Probe 3:U21.48 Probe 5:U22.48 注：U20.J13(MPC755)为驱动端，U21.48 和 U22.48(GVT71128)为接收端。 图 2- 5 L2 Cache 地址线“L2ADDR14”的 PCB 走线及仿真波形 成功用户论文集 7 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 11:20:28 Net name: 7\L2DATA23 Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 2.000 4.000 6.000 8.000 10.000 Time (ns) V o l tag e - V- Probe 1:U20.P18 Probe 3:U22.29 注：U20.P18(MPC755)为驱动端，U22.29(GVT71128)为接收端。 图 2- 6 L2 Cache 数据线“L2DATA23”的 PCB 走线及仿真波形 1.5 Memory 总线信号完整性分析 设计线宽 5mil，阻抗 51.3ohm。 1.5.1 Memory 总线时钟信号 Memory 总线时钟信号由 MPC107 给出。MPC107 提供 4 个时钟信号： SDRAM_CLK(0:3)，这些时钟信号能驱动一个或更多的器件。MPC107 可以通过数 字锁相环（DLL）来控制这些时钟信号，DLL 能用于调整时钟和控制及数据信号 的相位关系。时钟相位调整可用来对重负载的 Memory 总线提供补偿，或者用来 补偿不能满足 MPC107 的 Memory 总线时序关系的 SDRAM 器件。通常的调整方法 是调整 MPC107 的外部时钟反馈线（SDRAM_SYNC_OUT 到 SDRAM_SYNC_IN）的长 度。 图 2-7 展示了不同长度反馈线对时钟信号相位关系的影响。 图 2- 7 SDRAM 时钟反馈线长度对时钟相位的影响 成功用户论文集 8 注：sys_logic_clk 是 MPC107 的内核时钟，等价于 SDRAM_SYNC_IN。 设计 Memory 时钟反馈线长度与 SDRAM 芯片的时钟线等长，同时由于反馈线 和时钟线都是只有一个负载，所以 MPC107 内部 Memory 控制逻辑时钟和 SDRAM 接收时钟相位基本相同。 1.5.2 Memory 总线信号时序关系验证 根据整板的层叠结构图以及信号线的宽度，得到 Memory 总线信号线的一些 参数如 2-2 所示。 类型 线宽 阻抗(Z0) 电感(L0) 电容(C0) 传播延时 时钟线 8mil 40.8Ω 7.14nH/in 4.29pF/in 175ps/in 控制和数据线 5mil 51.3Ω 8.98nH/in 3.41pF/in 175ps/in 表 2- 1 Memory 总线信号线物理参数 容性负载对传播延时有影响，负载单位长度等效电容为 length CN L d ∗= 0C （2.1） 其中 0N 为负载个数， LC 为单个负载电容。 那么线上实际的传播延时为： lengthns C C tt dpdpd /1 0 +=′ （2.2） 各 Memory 信号的延时如表 2-3 所示，其中“最短长度”是同一个网络上距 离 MPC107 最近的负载与 MPC107 上相应点的布线距离，“最长长度”是距 MPC107 最远的负载与 MPC107 上相应点的布线距离。 表 2-3 不包括时钟信号，SDRAM_CLK(0:3)的布线长度以及 SDRAM_SYNC_OUT 到 SDRAM_SYNC_IN 的布线长度都为 2inch，等长，不影响 Memory 信号的时序分 析。 Administrator 高亮 Administrator 高亮 成功用户论文集 9 信号名称 总负载电容 (pF) 最短长度 (inch) 最长长度 (inch) 最短延时 (ps) 最长延时 (ps) SDRAS 21.60 2.70 4.90 715 1298 SDCAS 21.60 2.80 5.00 738 1318 CS0 21.60 2.00 3.70 576 1066 WE 29.90 2.00 5.00 580 1451 SDMA0 27.90 2.00 4.70 579 1361 SDMA1 27.90 2.00 4.90 572 1401 SDMA2 27.90 2.00 5.00 569 1422 SDMA3 27.90 2.00 5.00 569 1422 SDMA4 27.90 2.00 5.00 569 1422 SDMA5 27.90 2.00 5.00 569 1422 SDMA6 27.90 2.00 5.00 569 1422 SDMA7 27.90 2.00 5.00 569 1422 SDMA8 27.90 2.00 5.20 561 1459 SDMA9 27.90 2.00 5.10 564 1439 SDMA10 30.00 2.00 5.00 581 1454 SDMA11 30.00 2.00 5.20 574 1493 SDMA12 30.00 2.00 5.10 577 1472 DQM0 8.12 2.10 3.20 485 739 DQM1 4.44 2.50 2.50 539 539 DQM2 4.06 2.30 2.30 496 496 DQM3 4.44 2.40 2.40 521 521 DQM4 4.06 2.20 2.20 478 478 DQM5 4.44 2.30 2.30 504 504 DQM6 4.06 2.20 2.20 478 478 DQM7 4.44 2.30 2.30 504 504 MD[0:63] 10.00 2.80 6.70 588 1407 PAR[0:7] 10.40 3.10 4.50 703 1021 表 2- 2 Memory 总线信号延时计算 成功用户论文集 10 表中，最短飞行时间为 478ps，最长飞行时间为 1493ps。 下面是 100MHz 频率下 Memory 信号的时间富裕量分析。 因素 最短飞行时间 最长飞行时间 周期时间 10000ps 10000ps CLK 上升沿到输出信号有效时间 －5500ps －5500ps 时钟抖动 －150ps －150ps 飞行时间 －478ps －1493ps 输入信号“建立时间” －2000ps －2000ps 输入信号“保持时间” －1000ps －1000ps 时间富裕量 1872ps 857ps 表 2- 3 Memory 总线信号时序分析 可以看出，在最坏情况下，信号“建立时间”有 857ps 的富裕量，完全能 满足 Memory 信号时序要求。因为 MPC107 的信号有效时间为 5.5ns，所以信号 “建立时间”和“保持时间”都能够满足要求。 1.5.3 Memory 总线信号仿真 Memory 总线 CLK 信号采用源端阻抗匹配策略，提高信号质量，减小时钟信 号反射。图 2-8 到图 2-10 列出了 Memory 的典型 CLK 信号、地址信号、数据信 号、控制信号的 PCB 走线图以及在 HyperLynx 仿真软件的 BoardSim 工具下的仿 真波形，MPC107 和 SDRAM 芯片的 IBIS 模型均来自于芯片厂商（Motorola 和 Hynix）。 成功用户论文集 11 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Saturday Jan. 22, 2005 Time: 19:25:48 Net name: $1I226\$1I239\SDRAM-SYNC-IN Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 0.000 4.000 8.000 12.000 16.000 20.000 Time (ns) V o l tag e - V- Probe 1:U5.D12 Probe 5:U5.E13 注：U5.D12(MPC107)为驱动端，U5.E13(MPC107)为接收端。 图 2- 8 SDRAM 时钟信号“SDRAM-SYNC-IN”仿真波形 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 11:53:19 Net name: $1I226\MA9 Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 4.000 8.000 12.000 16.000 20.000 Time (ns) V o l tag e - V- Probe 1:U5.E8 Probe 3:U81.34 Probe 5:U28.35 注：U5.E8(MPC107)为驱动端，U28.35 和 U81.34(HY57V561620BT-H)为接收端。 图 2- 9 SDRAM 地址信号“MA9”仿真波形 成功用户论文集 12 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 12:14:11 Net name: $1I226\MD5 Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 4.000 8.000 12.000 16.000 20.000 Time (ns) V o l tag e - V- Probe 1:U5.J1 Probe 3:U83.45 Probe 5:U31.F3 注：U5.J1(MPC107)为驱动端，U31.F3(28F128J3A)和 U83.45(HY57V561620BT-H) 为接收端。 图 2- 10 SDRAM 数据信号“MD5”仿真波形 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 12:18:19 Net name: $1I226\CS# Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 4.000 8.000 12.000 16.000 20.000 Time (ns) V o l tag e - V- Probe 1:U5.E6 Probe 3:U83.19 Probe 5:U82.19 注：U5.E6(MPC107)为驱动端，U82.19 和 U83.19(HY57V561620BT-H)为接收端。 图 2- 11 SDRAM 控制信号“CS#”仿真波形 1.6 PCI 总线信号完整性分析 板上有两条 PCI 总线：PCI0 为 32bit@33MHz，PCI1 为 64bit@66MHz。 设计线宽 5mil，特征阻抗为 51.3ohm。 成功用户论文集 13 1.6.1 PCI 总线时序参数 在 PCI 总线信号的电气特性上，不采用端接技术，而是利用信号的反射。 采用经过仔细选择、相对弱的输出驱动器，部分地驱动信号线到期望的逻辑状 态，一般情况下，驱动器仅驱动信号达到期望逻辑电压的一半。 当信号延 PCB 线向前传输并到达线的末端时，发生反射并且信号电压幅度 加倍。在返回过程中再次通过每个设备，每个设备的输入就有了一个有效的逻 辑电压。最后，返回到源端的波被驱动器内部的阻抗所吸收。利用这一方法， 驱动器的尺寸和浪涌电流减半。注意信号反射发生在相邻的时钟上升沿之间， 在时钟信号的上升沿每个设备的输入已经达到稳定状态。 图 2-12 给出了 33M 频率的 PCI 总线的一些时序参数。 图 2- 12 高电平信号反射与加倍（33MHz） 有 3个参数与 PCI 信号时序有关： Tval（输出有效时间）：设备总是在 PCI 时钟的上升沿开始驱动信号， Tval 是时钟上升沿到信号有效输出的延时时间。驱动器必须保证其输出电压尽 早稳定，从而保证在时钟的下一个上升沿接收端到有效的逻辑电平。33M 的 PCI 信号的输出有效时间规定为最大 11ns，66M 下为 6ns。 Administrator 高亮 成功用户论文集 14 Tprop（传输延迟时间）：信号从源端输出，传播到终端并反射（电压加 倍）回源端所需时间。33M 的 PCI 信号的传输延迟时间规定为最大 10ns，66M 下为 5ns。 Tsu（建立时间）：在时钟的下一个上升沿（所有接收设备采样其输入）之 前，信号在所有输入上都必须稳定在最后状态所需的最短时间。33M 的 PCI 总 线的 REQ#的建立时间是 12ns，GNT#的建立时间是 10ns，其它信号的建立时间 是 7ns；66M 的 PCI 总线的 REQ#和 GNT#的建立时间是 5ns，其它信号的建立时 间是 3ns。 Th（保持时间）：信号在采样点（即时钟上升沿）后必须保持其当前逻辑 状态的一段时间。PCI 信号的保持时间规定为 0ns。 1.6.2 PCI 总线布线及时序关系验证 对于 PCI 总线信号的布线，主要考虑三点：传输线阻抗；布线拓扑结构； 信号线长度。 （1）传输线阻抗。布线应满足 PCI 规范的阻抗要求，并且有较好的一致 性。 （2）布线拓扑结构。采用菊花链式的布线拓扑较为理想，星型拓扑或混合 拓扑结构由于信号分叉较多，信号质量不好。 （3）信号线长度。因为信号的 Tval、Tsu 等时间参数由芯片本身决定，在 布线上能控制的时序参数只有 Tprop。信号线的长度将决定 Tprop 是否满足要 求。 表 2-5 列出了 PCI 总线信号（不包括时钟信号）与传输速度相关的数据。 速度 类型 传输线 电容 传输线 传播速度 最大 负载电容 最大 信号长度 最大 飞行时间 PCI0 33MHz 3.41pF/inch 175ps/inch 10pF×5 18.47inch (FRAME#) 8.658ns PCI1 66MHz 3.41pF/inch 175ps/inch 10pF×2 6.32inch (AD26) 3.072ns 注：单个 PCI 设备的输入电容取 PCI 规范规定的最大值 10pF；PCI0（33MHz）总线上有 6个 PCI 设 备，故按 5个负载计算电容；PCI1（66MHz）总线上有 3 个 PCI 设备，故按 2个负载计算电容。 表 2- 4 PCI 总线信号时序分析 Administrator 高亮 Administrator 高亮 成功用户论文集 15 PCI0 总线信号的最大飞行时间为 8.658ns，小于 PCI 规范的传播延时最大 10ns（33M 频率）的限制，满足 Tprop 要求。 PCI1 总线信号的最大飞行时间为 3.072ns，小于 PCI 规范的传播延时最大 5ns（66M 频率）的限制，满足 Tprop 要求。 1.6.3 PCI 总线信号仿真 同 Memory 信号的时钟一样，PCI 时钟线也采用源端串联匹配。根据信号仿 真结果，取 33Ω 的串联电阻。下面是一些典型时钟线、地址数据线和控制线的 PCB 走线情况和仿真结果。 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 13:09:49 Net name: 3\W83_CLK Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 10.000 20.000 30.000 40.000 50.000 Time (ns) V o l tag e - V- Probe 1:U5.N24 Probe 3:U8.23 注：U5.N24(MPC107)为驱动端，U8.23(W83C553F)为接收端。 图 2- 13 PCI 时钟信号“W83_CLK”仿真波形 注：U5.J25(MPC107)为驱动端，U23.97(53C860)和 U41.48(21143TD)为接收 端。 图 2- 14 PCI 地址数据信号“AD16”仿真波形 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 13:19:10 Net name: 3\AD16 Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 20.00 40.00 60.00 80.00 100.00 Time (ns) V o l tag e - V- Probe 1:U5.J25 Probe 3:U23.97 Probe 5:U41.48 成功用户论文集 16 OSCILLOSCOPE Design file: F1108.HYP Designer: nan BoardSim/LineSim, HyperLynx Date: Wednesday Feb. 16, 2005 Time: 13:22:33 Net name: 3\FRAME# Show Latest Waveform = YES -3.000 -2.000 -1.000 0.000 1.000 2.000 3.000 4.000 5.000 6.000 7.000 0.000 20.00 40.00 60.00 80.00 100.00 Time (ns) V o l tag e - V- Probe 1:U5.G20 Probe 3:U48.W17 Probe 5:U41.50 注：U5.G20(MPC107)为驱动端，U41.50(21143TD)和 U48.W17(CA91C142B)为接 收端。 图 2- 15 PCI 控制信号“”仿真波形 2.7 总结 从上面的信号仿真波形就可以看出，通过设计合理的层叠结构、传输线阻 抗、阻抗匹配以及布线拓扑结构，对于几百兆赫兹的信号而言一般都不会存在 信号完整性问题。 因为传输线存在传输延迟，对高速信号，特别是总线信号而言，满足信号 的时序关系是至关重要的。如果时序关系有问题，信号质量再好也没用。根据 总线信号时序要求和芯片数据手册，事先要计算设计各种信号线的合理长度范 围，PCB 布局布线时以计算好的信号长度为依据，合理控制时钟线、控制信号 线以及地址数据线的走线长度，PCB 布线完成后最后再次计算验证时序关系是 否满足。 信号完整性和满足时序关系是逻辑电路功能物理实现的必要保证。 Administrator 高亮 Administrator 高亮