dds

1 DDS技术及波形发生器的设计 学习要求 掌握 DDS技术的基本原理；了解 DDS的一些性能优点及性能指标；制作一台能 产生任意波形的函数发生器。 一、 DDS技术基本原理 1971年，美国学者 J.Tierney等人撰写的“A Digital Frequency Synthesizer”一文首次提 出了以全数字技术，从相位概念出发直接合成所需波形的一种新的数字合成原理。限于当时 的技术和器件产能，它的性能指标尚不能与已有的技术相比，故未受到重视。近些年来，随 着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis，简称 DDS 或 DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为 现代频率合成技术中的姣姣者。随着可编程器件(Programmable Logic Device，PLD)的出现， 使得 DDS技术又呈现出一种新的局面，输出频带得到了极大的提高，系统更容易集成，功 耗更小。 DDS的基本原理是基于 Nyquist采样定理，将模拟信号进行采集，经量化后存入存储器 中（查找表），通过寻址查表输出波形数据，再经 D/A转换滤波即可恢复原波形。其实现过 程如图 1所示。根据 Nyquist采样定理知，要使信号能够恢复，必须满足采样频率大于被采 样信号最高频率的 2倍，否则将产生混迭，经 D/A不能恢复原信号。 图 1 DDS实现基本过程 下面以正弦信号波形输出为例 DDS的基本原理。 一个频谱纯净的单频正弦信号可以表示为 )2sin()( 00 θπ += tfUtu 式（1-1） 式中，U 为输出正弦波幅度， 0θ 为初始相位。由于U 与 0θ 不随时间变化，为了设计 方便，将U 归一化为 1，而令 0θ 为 0，这样上式可表示为 ttftu 00 sin)2sin()( ϖπ == 式（1-2） 先对此波形进行采样，其基本原理如图 2所示。 2 图 2 理想采样原理图 设采样频率为 sf ，采样周期为 sfT /1= ，则采样后得到的信号波形可表示为 )()sin()()()()( 0 0 nunTnTunTtutu n nTt ==== ∑∞ == ϖδ 式（1-3） )()sin()()()()( 0 / 0 0 nunTnTunTtutu ff n nTt s ==== ∑ == ϖδ 从上式可看出，采样后的波形数据为正弦值，存在负值，而存储器中的数是以无符号 的二进制数来表示，故须将采样得到的数值加上某一常量，从而使采样得到的离散序列均为 正数。而在后续 D/A转换输出波形减去一直流电平，使输出波形不含直流分量。对于上式， 由于其最小值为-1，故可加上 1这个常数，将全部采样数据转换为正数。这样得到的表达式 为 )sin(1)(')(' 0nTnTunu ϖ+== 式（1-4） 此外，存储器数据为有限位，而上述正弦值一般为无穷位数的无理数，故须将采集到 的波形进行量化，其过程就是对上述数据进行截尾处理，得到有限位二进制数据。事实上， 在 DDS技术实现过程中，上述数据采样与量化两过程一般是由软件一起来完成（也可由单 片机控制 AD 转换器来进行实时采样得到离散的波形序列）。若采用软件实现，可调用高级 语言函数库，得到量化的波形数据，具体参见实例部分。 波形的存储与恢复一般则由硬件来实现。这也是一般意义下的直接数字频率合成器， 其原理图如图 3所示。 3 图 3 DDS基本原理图 将量化的波形数据存入存储器中（查找表），相位累加器产生地址，对存储器查表寻址 输出离散化的波形序列，经 D/A转换输出模拟波形。输出波形如图 4所示。 图 4 DDS输出波形 由式（1-2）知，对于单频的正弦信号，它的相位是时间的线性函数，其对时间的导数 为一常数，如图 5所示。 ttft 002)( ϖπθ == 式（1-5） 002 )( ϖπθ == f dt td 式（1-6） 4 图 5 单频信号的相位函数 在时钟频率的作用下，表示每个时钟周期相位变化的数字量（频率控制字，也即累加 器步长）送至累加器，并与原有的数据相加，这样，累加器的输出是一个关于时间的线性相 位函数（近似值），如图 6所示。 图 6 相位累加器输出波形 累加器的输出对存储器中离散化波形序列寻址，输出波形如图 7所示。 图 7 DA输出波形 由式（1-6）可知，相位函数的斜率决定了信号的频率，而相位函数的斜率取决于每个 时钟周期相位的增量。控制每个周期相位的增量即可控制合成信号的频率。改变累加步长， 即可改变输出每个周期的相位增量，从而改变输出信号的频率，如图 8所示。 5 （a）不同相位增量时累加器输出 图 8 (b) 不同相位增量时的波形 从图 7 的输出波形可以看出，经 D/A 输出的波形为幅度随时间成正弦规律变化的阶梯 波，须经低通滤波器进行滤波平滑滤波得到的波形如图 8（b）所示。 以上为了原理论述简便，将输出波形幅度归一化为 1，并令初试相位为 0，但实际中， 需要控制输出波形的幅度，这样就需要进行幅度控制，具体可参见实例幅度控制部分。在多 路输出时还要对各路输出的相位差进行控制，完整的 DDS框图如图 9所示。 6 图 9 完整的 DDS原理框图 二、 DDS主要性能指标及优点 DDS 采用全数字技术实现频率合成，使其与一般的频率合成相比，有一些很突出的优 点及独特的性能。DDS 在相对带宽、频率转换时间、频率分辨率、相位连续性、正交输出 以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提 供了优于模拟信号源的性能。概括来说主要有以下性能指标及优点： 1 输出带宽 当频率控制字 K=1时（即：向相位累加器中送入的累加步长为 1），则输出的最低频率 为 N cff 2/min = 式（1-7） 式中，fc为系统时钟频率，N为相位累加器的位数。当相位累加器位数很高时，最低输 出频率可达到 mHz，甚至更低，可以认为 DDS的最低合成频率为零频。 DDS 最高输出频率受限于系统时钟频率和一个周波波形系列点数，在时钟频率为 fc、 采样点数为M（存储深度）下，最高输出频率为 /cf f M= 式（1-8） 这是一个比较大的数值，所以，DDS 相对其它频率合成技术，其带宽得到了极大的提 高。 2 频率、幅度、相位分辨率 频率分辨率也就是频率的最小步进量，其值等于 DDS的最低合成频率。 N cfff 2/min0 ==∆ 式（1-9） 根据相位累加器位数的不同有着不同的频率分辨率。由 DDS最低合成频率接近零频知， 其频率分辨率可达到零频。所以 DDS相比其它频率合成技术有精密的频率分辨率。精细的 频率分辨率使得输出频率十分逼近连续变化。 幅度的分辨率决定于幅度控制的 DAC的位数： N refVV 2/=∆ 式（1-10） 式中，N为幅度控制的 DAC的位数，Vref为幅度控制的 DAC的参考电压。 7 相位差的分辨率与一个周波采样点数M成反比， Mp /360°=∆ 式（1-11） 从上可看出，DDS 技术可根据实际需要，对频率分辨率、幅度分辨率以及相位差分辨 率进行灵活控制。 3 频率转换灵活性 频率转换灵活性是指频率控制字改变后，输出波形频率跟踪频率控制字的能力。DDS 是一个开环系统，无任何反馈环节，故可认为其频率转换是实时的。DDS 的相位序列在时 间上是离散的，在频率控制字 K 改变后，经过一个时钟周期后即可按新的相位增量累加， 可认为它的频率转换时间就是频率控制字的传输时间。而在现代数字电路，数据传输延时为 ns级的频率转换时间极为短暂。 4 相位连续性 从 DDS原理可知，在改变 DDS的输出频率时，实际就是改变地址发生器输出地址的速 率，即改变相位函数的增长率。如在 t1时刻，当频率控制字改变后，只是改变了 t1时刻的 地址上产生下一时刻 t2地址的速率，并没有改变 t1时刻的地址，而且 t2时刻地址还是在 t1 时刻地址的基础上进行累加。这样，就保持了输出波形相位的连续性，只是在改变频率的瞬 间其频率发生了突变。 5 波形灵活性 DDS 技术的核心是控制寻址的速率，对查找表寻址输出波形数据，只要改变查找表中 的波形数据即可改变输出的波形。这样，可对多种波形进行采集，存入存储器，根据需要灵 活控制输出波形的种类。此外，只要在 DDS 内部加上相应控制如调频控制 FM、调相控制 PM和调幅控制 AM，即可以方便灵活地实现调频、调相和调幅功能，产生 FSK、PSK、ASK 和 MSK 等信号。当 DDS 的波形存储器分别存放正弦和余弦函数表时，即可得到正交的两 路输出。DDS 还可灵活输出多相波形，只需设计同样的查找表，改变其寻址的起始位置， 即可输出多相相位差可编程控制的波形。 6 噪声及谐波 有限字长效应是数字系统不可避免的问。在数据采集后需要对数据量化，这就产生了 量化误差。如，12.7，由于数字系统从本质上只能认识无符号的整数，这样，根据四舍五入 的方法，将 12.7量化为 13，就产生了量化误差。这样，就引入了噪声以及谐波分量。 此外，由于 DAC 的非理想特性，包括非线性性能和所生成的阶梯波中有尖峰之类而引 起的杂散输出，称为 DAC 新增噪声。在 DDS 中，由于采用全数字化设计，不可避免地存 在上述噪声与谐波，须加滤波器加以滤除。此外，在设计电路时要注意电路的优化。 7 其它性能 DDS 的其它性能指标有易控性、集成度、体积、功耗、稳定可靠性以及性价比。由于 DDS 中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高， 且易于程控，使用相当灵活，因此性价比极高。 三、 实现 DDS的三种技术 1 采用高性能 DDS单片电路的解决方案 随着微电子技术的飞速发展，目前高超 性能优良的 DDS 产品不断推出，主要有 Qualcomm、AD、Sciteg 和 Stanford 等公司单片电路（monolithic）。Qualcomm 公司推出了 DDS 系列 Q2220、Q2230、Q2334、Q2240、Q2368，其中 Q2368 的时钟频率为 130MHz， 分辨率为 0.03Hz，变频时间为 0.1μs；美国AD公司也相继推出了他们的DDS系列：AD9850、 AD9851、可以实现线性调频的 AD9852、两路正交输出的 AD9854 以及以 DDS 为核心的 8 QPSK调制器 AD9853、数字上变频器 AD9856和 AD9857。AD公司的 DDS系列产品以其 较高的性能价格比，目前取得了极为广泛的应用。 2 采用低频正弦波 DDS单片电路的解决方案 此方案的典型电路有Micro Linear公司的电源管理事业部推出低频正弦波 DDS单片电 路ML2035以其价格低廉、使用简单得到广泛应用。ML2035特性：（1）输出频率为直流到 25kHz，在时钟输入为 12.352MHz以外频率分辨率可达到 1.5Hz（-0.75～+0.75Hz），输出正 弦波信号的峰-峰值为 Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带 3～ 12MHz 晶体振荡电路；（3）兼容的 3 线 SPI 串行输入口，带双缓冲，能方便地配合单片机 使用；（4）增益误差和总谐波失真很低。 ML2035 生成的频率较低（0～25kHz），一般应用于一些需产生的频率为工频和音频的 场合。如用 2片ML2035产生多频互控信号，并与 AMS3104（多频接收芯片）或ML2031/2032 （音频检波器）配合，制作通信系统中的收发电路等。可编程正弦波发生器芯片 ML2035 设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、 高可靠性的低频正弦波信号的场合。 3 自行设计的基于 CPLD/FPGA芯片的解决方案 DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模 在、可编程，以及有强大 EDA软件支持等特性，十分适合实现 DDS技术。目前 PLD器件 （包括 CPLD、FPGA）的生产厂商主要有 Altera，Xilinx 以及 Lattoce 等。Altera 是著名的 PLD 生产厂商，多年来一直占据着行业领先的地位。Altera 的 PLD 具有高性能、高集成度 和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的 IP 核、宏功能外它还提 供了功能全面的开发工具和丰富的 IP核、宏功能库等，因此 Altera的产品获得了广泛的应 用。 虽然有的专用 DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们 所需要的。而利用 FPGA 则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功 能，具有良好的实用性。就合成信号质量而言，专用 DDS芯片由于采用特定的集成工艺， 内部数字信号抖动很小，可以输出高质量的模拟信号；利用 FPGA 也能输出较高质量的信 号，虽然达不到专用 DDS芯片的水平，但信号精度误差在允许范围之内。 DDS问世之初，构成 DDS元器件的速度的限制和数字化引起的噪声这两个主要缺点阻 碍了 DDS的发展与实际应用。近几年超高速数字电路的发展以及对 DDS的深入研究，DDS 的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成 技术的发展，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪 表工业等领域。 四、 设计举例 1 设计任务（第五届全国大学生电子线路设计竞赛 A题） 设计制作一个波形发生器，该波形发生器能产生正弦波、方波、三角波和用户编辑的特 定波形。示意图如下： 图 10 设计任务框图 9 1.1 基本要求 ①具有产生正弦波、方波、三角波三种周期性波形的性能。 ②用键盘输入编辑生成上述三种波形（同周期）的线性组合波形，以及由基波及谐波（5 次以下）线性组合的波形。 ③具有波形存储的功能。 ④输出波形频率范围为 100Hz～20KHz（非正弦波频率按 10 次谐波计算；重复频率可 调，频率步进间隔≤100Hz。 ⑤输出波形幅度范围 0～5V（峰-峰值），可按步进为 0.1V（峰-峰值）。 ⑥具有显示输出波形种类、重复频率（周期）和幅度的功能。 1.2 发挥部分 ①输出波形频率范围扩展至 100Hz~200kHz。 ②用键盘或其它输入装置产生任意波形。 ③增加稳幅输出功能，当负载变化时，输出电压幅度变化不大于±3％（负载变化范围： 100Ω~∞）。 ④具有掉电存储功能，可存储掉电前编辑的波形和设置。 ⑤可产生单次或多次（1000次以下）特定波形（如产生 1个半周期三角波输出）。 ⑥其他（如多路输出、频谱、失真度分析、频率扩展＞200kHz，扫频输出等功能）。 2 任务分析 本任务来自 2001年第五届全国大学生电子线路设计竞赛 A题：波形发生器。其实，类 似这样的试题在 1995第二届也出现过（A题：实用低频功率放大器），在 2003年第六届也 有波形发生器的制作（C题发挥部分）。 从任务要求看，波形生成是本波形发生器的核心，而其它部分则对波形的各参数如幅度、 相位、频率、波形种类等进行控制。采用自顶向下细化的设计方法，首先对波形生成子系统 进行分析与方案选择入手。从上述指标来看，若采用模拟技术，肯定不能对波形参数进行灵 活控制，很难甚至根本不可能满足上述指标。鉴于 DDS今年来的飞速发展，我们自然想到 采用 DDS来实现该系统。将上述 DDS的三种实现方案与本课题各项指标相结合来看，采用 集成 DDS芯片固然能实现本课题大部分指标要求，但灵活性不强，还是有部分功能不能实 现，故只有采用基于 CPLD/FPGA芯片的自行设计方案。 确定了波形产生子系统的实现方案后，再来考虑各参数控制子系统的实现。各种参数的 控制中，最重要的是频率的控制。对频率的控制，就是控制对查找表寻址的速率，也就是控 制一个时钟周期相位增量Δθ的大小，这可采用相位累加器来实现，具体将在后续部分论述。 对于幅度的控制，我们首先想到的就是增益可编程控制放大器或采用双 DAC控制的方 案。但采用增益可编程控制放大器控制输出电压幅度级数有限，且价格偏高，不宜在此采用。 这样，就采用双 DAC控制的方案。 相位差（对于多相波形输出）的控制即是控制对查找表寻址的起始地址，在参考相输出 寻址地址的基础上加上一相位控制量（地址偏移量），即可完成对相位差的控制。其它各种 功能的实现则可按指标具体要求，采用合适的方案与电路来实现，具体见后边系统的分析与 实现，在此就不赘述。 经过上面的论述，可得到如下图 11所示的结构框图。 10 图 11 系统结构框图 3 主要模块的理论分析与计算 3.1频率控制模块（相位累加器） 相位累加可采用一累加器来完成，根据外部送入步长（频率控制字）进行累加。可采用 CPLD/FPGA来实现，也可采用通用逻辑电路组装来实现。但采用 CPLD/FPGA来实现电路 简单，控制更为灵活方便，且集成度高。CPLD/FPGA设计可采用 VHDL或 Verilog HDL编 程。累加器由加法器和并行数据寄存器组成，如图 12所示。在时钟频率的作用下对输入频 率控制字进行累加。 图 12 相位累加器结构图 设时钟电路输入时钟的频率为 clkF ，累加器的位数为 NC，则输出波形的频率最小步进 量（频率分辨率）为 Nc clkFF 2 =∆ 式（1-12） 由于时钟电路的输出时钟频率 Fclk 为定常数，频率分辨率就由相位累加器的位数来决 定，可根据频率分辨率来设计相位累加器的位数。若性能指标要求的频率分辨率为 F∆ ，又 知输入的时钟频率为 clkF ，则可按下式确定相位累加器的位数 cc NclkN F F 22 1 ≤∆≤ − 式（1-13） 11 则 1)(log)(log 22 +∆≤≤∆ F F N F F clk c clk 式（1-14） 由此可知，相位累加器位数就是大于 )(log2 F Fclk ∆ 的最小整数。 设微处理器输出的频率控制字为 K（也即累加器累加步长），则输出波形的频率为 CN clk KFF 2 = 。 需要注意的是，在相位累加器输出，由于相位累加器位数很多，而查找表深度有限，故 需对相位累加器输出进行截断，采用高位来对查找表寻址。 3.2幅度控制 幅度的控制采用双 DAC控制方案，原理如图 13所示。其中，DAC1用于幅度控制，根 据幅度控制字，输出相应的电压作为 DAC2 的参考电压，其参考电压 Vref接基准电压源。 DAC2将查找表输出数据转换位模拟量输出。输出模拟电压最大值即为 DAC1输出的模拟电 压。 图 13 双 DAC幅度控制原理图 设控制幅度的 DAC1 位数为 N，其参考电压为 refV ，则幅度控制的最小步进量 refNom VV 2 1=∆ ，若控制字的数值为 Dv，则输出波形的幅度为 refNvom V D V 2 = 。这样可根据 波形幅度的步进量要求选择 DAC。 需要说明的是，这里幅度控制所用的 DAC 对电流建立时间要求不高，可选择转换速 率比较低、价格比较便宜的 DAC，这样可提高系统的性价比。 3.3相位差控制 相位差的控制就是通过在在地址发生器输出的寻址地址值上加一偏移量，从而改变寻址 的起始地址。示意图如图 14所示。 12 图 14 相位差控制原理示意图 设一个周波输出波形序列点数为 M，则相位控制的最小步进量（相位差分辨率）为 °=∆ )360( M P ，若相位控制的数值为 Dp，则产生的相移为 °= )360( M D P p 。可根据多路输 出的相位差分辨率来选择周波存储点数M。 3.4查找表的设计 查找表中数据位数为模数转换器 DAC的位数，其长度则为波形存储深度M。查找表数 据可调用 C 语言数学函数库中的相关函数计算得到，如正弦查找表，可调用正弦函数得到 各点的值，程序语句如下： #define pai 3.14159265 for(i=0;idata_out<=... -–查找表数据 when 01=>data_out<=... ...... end case; 采用 CPLD/FPGA来设计 ROM，也可应用兆功能库 LMP，直接调用兆功能库 LMP中 13 的 ROM单元，将数据写入 ROM中，具体可参考关于 EDA软件的应用手册。 综上所述，采用 E2PROM或 EPROM，器件较为常见，价格也比教便宜。采用 CPLD/FPGA 设计则可极大提高系统带宽。而采用 RAM设计，则可极大增强系统输出波形的灵活性，还 可实时对波形进行采集后输出，可输出任意波形，而采用 E2PROM 或 EPROM 以及 CPLD/FPGA则只能输出固定几种波形，且波形须为周期性的。在实际设计时，可根据需要 选用器件，达到经济、灵活等综合指标的优化设计。 3.5器件选择与电路设计 根据以上理论分析，结合设计任务要求，选择合适的器件与应用电路来实现此设计。 频率控制：DDS的失真度除受 D/A转换器本身的噪声影响外，还与采样点数（存储深 度M）和 D/A字长有密切关系，设 q为均匀量化间隔，其近似数学关系为 %1001] )/sin( /][ 6 1[ 2 2 ×−+= M MqTHD π π 式（1-15） 按上式计算，当采样点数为 1024 点时，失真度约为 0.26%。根据相位累加器的特点， 在频率输出最高时，输出的离散波形序列点数最小，为了使波形失真度在一定范围，在频率 输出最高时输出点数为 32 点，则在量化级为 256（8 位 DAC），失真度约为 5.676%，可以 满足设计要求。 题目要求输出波形的频率范围为 100Hz~200kHz，频率步进≤100Hz。若设计最高输出 频率 200kHz，则需要的频率时钟至少为 6.4MHz，为了便于累加器的设计，选择时钟为 8.388MHz。 采用的步进为 1Hz，根据式（1-8）和式（1-10）知，需要的累加器位数为 23位。设相 位累加器的增量寄存器位数为 18位，则输出最高频率为 125.262 2 210388.8 23 186 max =××=F kHz 式（1-16） 考虑累加器所须资源，可采用 Altera公司的 CPLD器件 EPM7128，其最高工作频率为 120MHz，典型可用门 5000门，这样还可适当提高系统带宽。CPLD设计如图 15所示，设 计中综合考虑各种因素，并给频率控制留一定的裕量，将相位累加器位数设计为 24位，而 将相位累加器步长寄存器设计为 19位。 图 15 CPLD设计基本结构 幅度控制以及 D/A转换：采用双 DAC幅度控制的方案。由于幅度控制对电流建立时间 14 要求不高，根据题目要求步进 0.1V，可采用价格比较便宜的 8位 DAC0832。对于波形转换 的 D/A 转换器，为了保证在输出最高频率 262.125kHz 时输出点数为 32 点，则电流建立时 间 2.119 3210125.262 101 3 9 =×× ×=∆t ns 式（1-17） 这样，可采用电流建立时间为 100ns 的 AD7524（或 ICL7524），从而得到幅度控制及 D/A转换电路如图 15所示。 图 17 幅度控制及 D/A转换电路 存储器：从以上几种可选择的存储器来看，由于题目要求要系统能产生任意波形，这样 就需要在线修改存储器中的数据，显然采用需要运用专用软件进行烧写的存储器是行不通， 只能采用 RAM，可将实时采集到的波形数据经单片机写入 RAM中。若采用单口 RAM，在 单片机对其进行数据修改时需要总线隔离，电路较为复杂。采用双口 RAM则避免了总线隔 离，电路简单，控制起来也比较容易。典型的双口 RAM有 IDT7132，以下是其典型电路图。 15 图 18 IDT7132典型应用电路 4其它电路模块的设计 4.1键盘电路 键盘用于输入波形参数控制字：频率、幅度、相位差、波形种类以及其它一些参数。键 盘电路有串行与并行两种，分别如图 19和图 20所示。 IOA4 S4 S19 S12 IOA0 S8 S14 S15 S3 IOA1 S5 S13 IOA5 S7 IOA2 S16 S9 S17 S18 S6 IOA6 JP7 HEADER 8X2 12 34 56 78 910 1112 1314 1516 IOA3 S10 IOA7 图 19 并行键盘电路 IOA0～IOA7均为微处理器（如 51单片机、96单片机等）的输入输出口（I/O）。 采用串行键盘，可以节约微处理器的 I/O单元。运用并串转换寄存器，将键盘扫描数据 经微处理器串口送入，电路如图 20所示。 16 图 20 串行键盘电路 4.2显示电路 显示电路可采用 LED数码管或液晶 LCD两种。LCD显示电路最大的特点是功耗小，还 可显示英文字母甚至汉字。现代电子电路设计中越来越倾向于采用 LCD显示。 LED功耗较大，但显示的亮度高，且控制方便简单，价格便宜，在此选用 LED显示器。 由于本设计需要显示的数据位数较多，要驱动多只数码管，若采用单片机直接驱动需要较多 的 I/O 资源，可采用 LED 专用驱动芯片，如 MAXIM 的 MAX7219（对应国产型号为力源 PS7219）。MAX7219可用于驱动 8位 8段共阴数码管，只须使用三个 I/O口即可控制，而且 LED亮度可编程控制。以下为MAX7219的典型应用电路。 17 图 21 MAX7219典型电路 4.3滤波电路 DDS 设计电路产生的波形存在高次谐波，须进行低通滤波使波形平滑，为使通带内的 起伏最小，采用了巴特沃斯二阶低通滤波器。 图 22 二阶巴特沃思滤波电路 此电路也可运用模拟开关组成多级滤波电路，根据输出波形频率的不同而选择一组电容 电阻值进行分段滤波。模拟开关可采用 4052 等器件，使用时要注意 4052 导通电阻约为 80 欧。采用模拟开关 4052分段滤波电路如图 23所示。 18 图 23 模拟开关 4052分段滤波电路 在此运算放大器采用 TLE2071。TLE2071 是一低噪声、高性能、高速并带内部补偿的 JFET输入运算放大器。如图 23所示，二阶巴特沃思低通滤波器的截止频率为 RCfc π2/1= ， 选取 C=1μF，则有 CfR cπ2/1= 。于是，将滤波截止频率分为三档 fc=1kHz，R≈160kΩ fc=50kHz，R≈3.2kΩ fc=500kHz，R≈320Ω 为了使电阻 R1x与 R1y准确匹配，在此采用电位器以进行电阻值调整。 4.4 掉电存储 由于题目要求系统具有掉电存储功能，而查找表采用的双口 RAM为挥发性存储器，这 就需要采用非挥发性存储器将掉电前用户编辑的波形和设置。这里采用电可擦除 E2ROM 2832存储器。 4.5 手写板输入 采用手写输入装置——汉王手写板，这是一种电磁感应式手写板，其工作原理是：电磁 感应笔会放出电波，由基板感应到后计算出笔的位置报告给电脑，然后电脑再做出移动光标 或其它相应的动作。其串口通讯的命令码为：手写板发送的每一帧数据为 5个字节，第一个 为命令字，后四位字节分别为基板的 X轴和 Y轴的低位和高位。数据传输波特率为 9600bps， 数据无校验码，即一位起始位，8位数据位，和一位停止位。写板有笔按下则会发送数据， 而且连续发送两次相同帧，笔释放也会连续发送两次数据；如果笔在感应范围内，则连续发 送命令字和当前笔头位置。因此我们可以通过判断命令字来确定笔是否按下，如果有按下就 存储相应的点的坐标。最后将 X 轴的数据作为时间，Y 轴数据作为幅度输出，即可得到用 户编辑的波形。 据上，自制了手写板串口与单片机串口的中间接口电路，如下图 24所示，并根据信 号发送特点，按 X轴从左到右（X轴数据从小到大）的固定次序记录 Y轴数据（都只根据 高字节数据），并排成数表，从而实现了对随意手写波形（应为横坐标的函数）的存储。并 通过波形生成电路复现出来。 19 图 24 手写板电路图 5系统软件设计 系统软件的主要任务是：向 CPLD送入频率、幅度以及多路输出时的相位差控制字， 控制波形数据的采样，刷新双口 RAM数据，控制输出波形种类，对波形数据进行组合（三 种基本波形的线性叠加及其基谐波的叠加）以及读取键盘，向显示器输出显示内容等。软件

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图如图 25所示。 20 图 25 软件流程图 6电路安装与主要技术指标综合调试 硬件电路调试：将上述各模块电路分别调试，再将各模块组合进行调试。调试时，采用 示波器观察输出波形，检验是否符合设计要求。 软件调试：首先排除语法和逻辑差错，再采用自下向上的调试方法，调试好每一个模块 （子程序），然后再连接成一个整体进行系统调试。 软硬件联调：将程序下载至单片机，按指标要求进行测试。若结果不符合要求，则对硬 件电路或软件进行修改，直到符合要求。 采用示波器、频率计等仪器，按题目要求，对各项指标进行测试，将结果记录下表中。 （1） 输出波形频率范围测试 输出频率/Hz 预置频率/Hz 正弦波 方波 三角波 1 10 100 21 1000 10000 50000 100000 200000 250000 260000 （2） 输出波形幅度范围测试 预置幅度（V） 输出幅度（负载 100欧）（V） 输出幅度（负载∞）（V） 幅度变化率（%） 0.1 0.5 1.0 1.5 2.0 5.0 （3） 两路输出相位差测试 预置相位差（°） 测量值（°） 误差（%） 60 90 120 150 180 240 7 误差分析 1．相位误差 (1)相位量化引起的误差。在 DDS中，由于累加器的位数 NC大于 RAM的寻址位数W， 使得累加器的输出寻址 RAM时，其 NC-W个低位必须舍去，因此会不可避免地产生相位截 断误差。该误差是 DDS输出杂散的主要原因。 (2)采样点数有限引起的相位误差。由于输出波形是通过一系列有限的离散采样点表示 的，这就不可进免地引入了相位误差，增加采样点数可以减少这种误差。 2．幅值量化误差 由于 RAM 中存储的数据字长和 D/A 位数有限，所以 D/A 进行幅值量化时会产生幅值 量化误差，这也是数字系统中不可避免的有限字长效应。增加数据字长和 D/A 位数可以减 少这种误差。 3．由于 D/A变换路的非理想特性引起的误差 DAC 的非理想特性包括：差分、积分的非线性，D/A 转换过程中的尖峰电流，转换速 率受限等。设计时须对 DAC进行合理选择，尽量减小这种误差。 4．电源噪声 这种随机噪声也会对我们的输出波形产生一定的影响，使输出纹波增大。为减弱这种噪 22 声，一方面，我们可以选择纹波小的电源；另一方面，可以通过电源退耦以减小其影响。 5．运放带来的误差 由于集成运放自身存在的输入失调电压和输入失调电流的影响，以及运放本身增益带宽 积与上升速率的影响，在输入频率较高时，不可避免地带来相位失真。 尽管上述误差是不可避免的，但是合理地选取各器件参数，选择纹波较小的电源，合适 的 D/A 变换器，并通过低通滤波器来平滑阶梯波，最后所得到的波形完全可以满足题目的 要求。 8结语 本系统采用 CPLD 与单片机相结合的方案，充分利用了 CPLD 高速和高集成度以及单 片机控制能力强的优点，使系统控制方便灵活，带宽可大大提高。但考虑到有的读者没接触 过 CPLD方面的知识，下面提供两种可不采用 CPLD进行频率控制的方案，以供读者采用。 1 采用 BCD乘法器 14527的实现方案 电路如图 26 所示。由单片机的串行口送出数据，经串入并出移位寄存器 74HC164 对 BCD乘法器 14527进行预置。BCD乘法器 14527接成加法级连方式，输入 CP频率由晶振 电路提供，高位置数 K1，低位置数 K2，在 10个 CP脉冲内 14527（1）输出 K1 个脉冲， 同时由 INHOUT禁止低位 14527对 CP进行比例分配，K1个脉冲直通 14527（2）送出。10 个 CP脉冲结束时，INHOUT发出脉冲允许 14527（2）的 CP进入，则可有一个脉冲插入 中。 如此下去，在 100个 CP脉冲内，会有 10×K1个脉冲直通送出，以及 10个 INHOUT脉冲， 这样，便有 K2个脉冲插入中， 共送出（10K1＋K2）个脉冲，即 100/)2110( inout fKKf ×+= 如同上述，5级 14527级联，预置 K1, K2,K3,K4,K5后，则级连输出频率： 100000/)10100100010000( 54321 KKKKKff ro +×+×+×+×= 其中 5~1 KK 为 5片 14527的预置数，改变预置数即可方便地改变输出频率。波形发 生部分的计数器 4040 对级连输出进行计数，计数器输出寻址 EPROM，控制对 EPROM 查 表的速度，进而改变输出波形的频率。 图 26 14527级联分频电路 2 锁相环倍频实现的方案 数字锁相环技术的基本原理是：鉴相器 CD4046 内部包括两个鉴相器（PD）和一个压 控振荡器（VCO）,输入频率为 fi时，频率为 f的压控振荡器 VCO的输出信号 Uo经计数器 23 的 n 分频后，与频率为 fi 的输入行同步脉冲 Ui 进入鉴相器鉴相，当环路锁定后，f＝nfi。 系统输出波形频率 fout=fin/32=（fi×n）/32,取 fi=32Hz时,fout=n Hz。只要改变频率控制字 n 就可以控制输出波形的频率。 实现电路如图 27所示。128Hz方波信号作为锁相环频率合成器 4046的基准时钟，并配 以可编程计数器 8253（也可采用 8254）可实现基准时钟频率的 2～62500倍频，这样就得到 了地址计数器的时钟，频率范围为 256Hz～8MHz。地址计数器在此时钟下计数，对后续 E2PROM 查找表寻址输出波形数据，计数时钟不同，则对 E2PROM 寻址的速率也不相同， 从而控制了输出波形的频率。 图 27 锁相环倍频电路 实验与思考题 1. 简述 DDS的基本原理。 2. DDS相比其它频率合成有哪些性能优点？ 3. 从以上实现方案来看，相位累加器输出寻址时对地址进行了截断，为什么要进行 截断，可否不进行截断？ 4. 读者也许会发现，其实相位累加器可由单片机或其它微处理器来实现，在这里采 用 CPLD/FPGA来实现有何优点？ 参考文献 [1] [美] 威廉，F·依根编著，张其善，柳重堪，梁钊译，锁相频率合成．北京：人民邮电 24 出版社，1984，8． [2] 张厥盛，曹丽娜．锁相与频率合成技术．成都：电子科技大学出版社，1995，6． [3] 全国大学生电子设计竞赛组委会．第五届全国大学生电子设计竞赛获奖作品选编 （2001）．北京：北京理工大学出版社，2003，1． [4] 全国大学生电子设计竞赛组委会．全国大学生电子设计竞赛获奖作品精选（1994— 1999）．北京：北京理工大学出版社，2003，1．