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DDS多波信号发生器的实现 DDS多波信号发生器的实现 摘 要：详细介绍了直接数字频率合成器（DDS）的工作原理、基本结构。在参考DDS 相关文献的基础上，提出了符合结构的DDS 设计方案，利用DDS 技术设计了一种高频率精度的多波形信号发生器，此设计基于可编程逻辑器件FPGA，采用Max+PlusⅡ开发平台，由Verilog_HDL 编程实现。 关键词：FPGA；DDS；多波形信号发生器 前言 直接数字频率合成（DDS）是近年来发展起来的一种新的频率合成技术，其主要优点是相对带宽很大，频率转换时间极短（可小于20 ns），频率分辨率很高，全数字化结构便于集成，输出相位连续可调，且频率、相位和幅度均可实现程控。DDS 能够与计算机技术紧密结合在一起，克服了模拟频率合成和锁相频率合成等传统频率合成技术电路复杂、设备体积较大、成本较高的不足，因此它是一种很有发展前途的频率合成技术。DDS 技术现已在接收机本振、信号发生器、通信系统、雷达系统等方面得到广泛应用。数字频率合成器作为一种信号产生装置己经越来越受到人们的重视，它可以根据用户的要求产生相应的波形，具有重复性好、实时性强等优点，己经逐步取代了传统的函数发生器。本文的目的是设计开发出一个能产生正弦波、方波、三角波等波形的信号源，直接数字频率合成技术是研制该系统的关键技术。 1 DDS 的工作原理 直接数字频率合成是采用数字化技术，通过控制相位的变化速度，直接产生各种不同频率、不同波形信号的一种频率合成方法。DDS 的基本结构如图1 所示，它主要由相位累加器、正弦ROM 、D/A 转换器和低通滤波器构成。 图1 DDS原理及各节点信号输出 DDS 工作时，在时钟脉冲f 的控制下对频率控制字K 用累加器进行处理以得到相应的相位码，然后由相位码寻址波形存储器进行相位码―幅度编码变换，再经过D/A 数模变换器得到相应的阶梯波，最后经过低通滤波器对阶梯波进行平滑处理即可得到由频率控制字K 的频率可调的输出波形。参考频率源一般是高稳定的晶体振荡器，用于DDS 中各部件的同步工作，因此DDS 输出的合成信号频率稳定度与晶体振荡器是相同的。在标准频率参考源的控制下，频率控制字K可决定相应的相位增量，相位累加器则以步长K进行线性累加，相位累加器积满时就会产生一次溢出，从而完成一个周期性动作，这个动作周期即是DDS合成信号的一个周期。通常N 位相位累加器的最小值为0，最大值为2N −1，故最后输出信号的频率为f = Kfc /2 ，频率分辨率的大小为Δ f= f /2 。实际运用中，根据实际需要所计算出的K 很难为整数，因此不可避免地会存在频率误差。如将计算出来的K的小数部分舍去，那么最终输出信号的频率误差不超过频率分辨率Δf ；如果将K 的小数部分四舍五入，则频率误差不会超过0.5Δf 。 DDS 技术可以理解为数字信号处理中信号综合的硬件实现问，即给定信号幅度、频率、相位参数，产生所需要的信号波形，也可以认为是给定输入时钟和频率控制字K，输出一一对应的正弦信号。由于DDS采用了不同于传统频率合成方法的全数字结构，所以它具有直接模拟频率合成和间接频率合成方法所不具备的一些优点。 2 基于FPGA 的DDS 模块设计 DDS 遵循奈奎斯特（Nyquist）取样定律，即最高的输出频率是时钟频率的一半（f =0.5 f ）。在实际应用中DDS 的最高输出频率还由允许输出的杂散水平决定，一般情况下f ≤0.4 f 。在使用FPGA 设计DDS 时，要在满足系统要求和保持DDS 原有优点的基础上，尽量减少硬件复杂性，降低芯片面积和功耗，提高芯片速度。综合以上考虑，所设计DDS 电路的电路结构如图2 所示。 图2 用FPGA实现的DDS电路功能框图 相位累加器的输出位数为32 位，但只取其中的高16 位用于ROM 寻址；外部参考时钟频率与内部相位累加器的位数满足f = 2N ，可以避免大量繁琐的乘除运算，减少占用的逻辑资源；选择外部参考时钟频率为222 Hz，即4.194304 MHz，内部相位累加器的位数N = 22。这样，系统最大输出频率f ≈1.6MHz，频率分辨率Δf = 1Hz。 3 多种波形信号发生器的设计 设计了一种基于可编程逻辑器件FPGA 的多波形信号发生器，此设计采用Max+Plus II 开发平台，由Verilog_HDL编程实现。除了输出常用的正弦波、三角波、方波外，还设计了一个任意波形模块（阶梯波模块），另外通过两种波形的线性组合共可产生10种波形。波形模块可由用户自行编辑所需波形数据，输出波形的频率可数控选择。 此信号源的核心部分DDS 是用FPGA 实现的，同时FPGA 也用于接收外部控制信号和产生用于控制整个电路工作的时序。相位累加器用于实现地址的累加，从波形存储器中采样相应的数据，从而实现频率的改变。此信号源的整体电路如图3 所示。 图3 函数信号发生器原理图 虚线框内为FPGA 内部电路模块，其中波形ROM用Altera 的兆功能块LPM_ROM 实现，仅占用FPGA内部的嵌入式存储块（EAB），无需外接ROM。相位累加器模块产生波形数据ROM 的8 位读取地址ROMADDRE，若将此信号直接送给D/A 电路即为阶梯波信号。 3.1 键盘与显示接口模块设计 本系统外接3×4 的键盘阵列、6 位数码管。接口部分包括键盘接口KYE_BOYD 模块和数码管控制LDE 模块，如图4 所示。 图4 外部电路接口模块 SCAN_KEYBOARD 为键盘行扫描信号，与键盘各行连接。KEY_BODY 模块将键盘输入信号KEY_IN0~2 消抖[31, 32]后，译码产生十进制BCD 码的频率字存入ACC[23..0]，并送给数码管接口模块LDE 显示。SEL 为数码管选通信号，DOUT 为译码后的7 段数码管数据信号，数码管将显示正在键入的频率字。输入完毕按下确认键，在F 信号作用下使TRAN 模块将频率字ACCOUT 送入数制转换模块。 3.2 键盘接口模块 键盘接口主控模块由状态机实现，在Active-HDL软件中，可以使用状态转换图方式输入，然后使用该软件的自动翻译功能，将状态图译为VHDL 语言，这样就可在MAX+PLUSⅡ中调用该VHDL 源代码。状态转换图如图5所示。KEY =1表示有键按下，KEY = 0表示没有键按下；SCAN 是键盘扫描行转移信号，其值为1 时键盘扫描信号依次扫描各行，为0 时则锁定当前行对当前信号译码。初始状态为S0，主控时钟为256 Hz。状态无条件由S0 转移到S1，置SCAN = 1；状态无条件由S1 转移到S2，置SCAN = 0。在状态S2，若无键按下则返回S0，即扫描下一行，若有键按下则进入S3。在状态S3 和S4，若TIMRE = 0 则状态保持不变，相当于延时一个时钟周期，等待消抖程序处理；若TIMRE = 1，说明消抖程序处理完毕，转入下一状态S4 或S5。在状态S5，若KEY = 1 则保持当前状态，其间键盘译码程序工作；若KEY = 1 则转入状态S0。 图5 键盘接口模块状态图 3.3 数制转换模块 键盘输入的频率字为十进制BCD 码，而相位累加器接收的频率字应为二进制数，中间需要一个数制转换模块。十进制数通常可以表示为 N=D ×10 + D ×10 + D ×10+ D ×10 +D =(( D ×10+ D )×10+ D )×10+D 其中Di 表示标准4 位BCD 码。这样，BCD 码到二进制的转换可以通过反复“乘10 再相加”的操作完成。在所设计的电路中，数制转换是通过MADD 实体来实现的。要实现多位十进制BDC 码到二进制的转换，只需多次调用MADD 实体。 3.4 数码显示模块 通常单个LED的导通电流为10 mA，若同时点亮6个七段数码管，所需的电流大约为420 mA，对于一般的电子电路这是个不小的电流，FPAG 也无法承载这样的电流。为解决这一问题，在所设计电路中利用256 Hz 时钟信号产生位选通信号SEL[5..0]，使6 个数码管轮换点亮。根据人眼视觉暂留原理，只要扫描的频率超过25 Hz，就可以达到不闪烁的视觉显示效果。 参考文献： [1] 薛文 DDS 任意波形发生器的设计与实现[D]。南京：南京理工大学，2004。22~31。 [2] 韩军功 基于DDS 的任意波形发生器的研制[D]。西安：西安电子科技大学，2002。 [3] 卢毅，赖杰 VHDL 与数字电路设计[M]。北京：科学出版社，2001。