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程序代码： 程序代码： module LEDYima(D,RBI,RBO,LT,GND,VCC,DOUT); input [3:0]D; input RBI,LT,GND,VCC; output RBO; output [6:0]DOUT; reg [6:0]DOUT; reg RBO; always @(RBI,LT,D) begin if (!GND & VCC) begin if(LT) DOUT = 7'b1111111 ; else case (D) 0: if(RBI) begin DOUT <= 0; RBO <= 1; end else begin DOUT <= 7'b1111110; RBO <= 0; end 1 : DOUT <= 7'b0110000; 2 : DOUT <= 7'b1101101; 3 : DOUT <= 7'b1111001; 4 : DOUT <= 7'b0110011; 5 : DOUT <= 7'b1011011; 6 : DOUT <= 7'b1011111; 7 : DOUT <= 7'b1110000; 8 : DOUT <= 7'b1111111; 9 : DOUT <= 7'b1111011; default : DOUT <= 0; endcase end else DOUT <= 0; end endmodule