MCU的 FLASH 存储器中有一个附加的 128 字节的扇区

MCU的 FLASH 存储器中有一个附加的 128 字节的扇区 , MCU的 FLASH 存储器中有一个附加的 128 字节的扇区，可用于非易失性数据存储。然 , 而它较小的扇区容量使其尤其适于作为通用的非易失性临时存储器。尽管 FLASH 存储器可以 , 每次写一个字节，但必须首先擦除整个扇区。若要修改一个多字节数据集中的某一个字节， , 数据集必须被移动到临时存储区域。128 字节的扇区规模使数据更新更加容易，可以不浪费程 , 序存储器或 RAM 空间。该 128 字节的扇区在 64K字节 FLASH 存储器中是双映射的;它的地 , 址范围是从 0x00 到 0x7F(见图 15.1) 。为了访问该扇区，PSCTL 寄存器中的 SFLE 位必须 被设置为逻辑‘1’ 。该扇区不能用于存储程序代码。 工作原理 下面以AD9850为例来谈一谈DDS的工作原理。DDS系统的核心是相位累加器，每来一个时钟脉冲，它的内容就更新一次。在每次更新时，相位增量寄存器的相位增量M就加到相位累加器中的相位累加值上。假设相位增量寄存器的M为00...01，相位累加器的初值为00...00。这时在每个时钟周期，相位累加器都要加上00...01。如果累加器位宽n是32位，相位累加器就需要232个时钟周期才能恢复初值(见图,)。 相位累加器的输出作为正弦查找表的查找地址。查找表中的每个地址代表一个周期的正弦波的一个相位点，每个相位点对应一个量化振幅值。因此，这个查找表相当于一个相位,振幅变换器，它将相位累加器的相位信息映射成数字振幅信息，这个数字振幅值就作为D/A变换器的输入。 例如n=32, M=1, 这个相应的输出正弦波频率等于时钟频率除以232。如果M=2，输出频率就增加,倍。对于一个n-bit的相位累加器来说，就有2n个可能的相位点，相位增量寄存器中控制字M就是在每个时钟周期被加到相位累加器上的值。假设时钟频率为fc，那么输出正弦波的频率就为: f0 = M*fc / 2n 这就是DDS的“tuning equation”。这个系统的分辨率达fc / 2n ，如果n = 32 ，分辨率比40亿分之一还要好，在一个实际应用的DDS系统里，相位累加器的所有输出位并没有全部送到查找表，一般只取高K位(AD9850就只取高13到15位)，于是既减少了查找表的规模，又不影响系统的频率分辨率。这个相位输出给最后的输出只带来小到可以接受的相位噪声。相位噪声基本上来源于参考时钟。 在DDS系统中，最重要的是对带宽和频率纯度之间的折中。如果时钟频率降低，则Nyquist频率下降，带宽减小，同时D/A变换器的分辨率提高，这样就可以得到更高的频率纯度。所以，对DDS输出频率分频就可以减小带宽并且提高频谱纯度。模拟信号频谱纯度主要取决于D/A变换器的性能。 上述基本DDS系统是相当灵活的。而且拥有高分辨率。它可以通过相位累加器来同时相位 连续地改变频率。然而，实际DDS系统首先要在相位累加器之前加入一个内部缓冲寄存器(即图中的Data and control input register)，通常这个缓存串行输入相位累积值，按顺序字节输入(Byte-load)相位控制字。由于相位增量寄存器和相位累加器是并行输入，加了缓存相当于串并转换，可以减少封装的管脚数。控制字载入缓存与相位增量寄存器以及相位累加器的并行输出是同步的，因此不影响DDS的速率。 DDS比模拟PLL优越的特点 输出分辨率小:只要相位累加器的位宽足够大，参考时钟频率足够小，则分辨率可以很小:AD9850(参考时钟频率fc=125MHz)的相位累加器为32位，分辨率0.03Hz;AD9830(参考时钟频率fc=50MHz)的相位累加器为32位，分辨率0.012Hz; AD9852(参考时钟频率fc=300MHz)的相位累加器为48位，分辨率1*10-6Hz。相反，模拟锁相环的合成器的分辨率为1KHz，它缺乏数字信号处理的固有特性。 输出频率变换时间小:一个模拟锁相环的频率变换时间主要是它的反馈环处理时间和压控振荡器的响应时间，通常大于1ms。整片DDS合成器的频率变换时间主要是DDS的数字处理延迟，通常为几十个ns(AD9850最小43ns)。 调频范围大:一个负反馈环的带宽输出参考频率决定了模拟锁相环的稳定的调频范围;整片的DDS合成器是不受稳定性的影响的，在整个Nyquist频率范围内是可调的。 相位噪声:DDS优于PLL的最大优势就是它的相位噪声。由于数字正弦信号的相位与时间成线形关系，整片的DDS输出的相位噪声比它的参考时钟源的相位噪声小。而模拟锁相环的相位噪声是它的参考时钟的相位噪声的加倍。 体积小、集成度高:整片的DDS封装成小面积芯片，因而比PLL的占板面积小得多。 功耗小:整片的DDS的功耗比早期的离散型DDS要小，例如AD9850在3.3V功耗为155mW，以100MHz为参考时钟，产生一个40MHz的信号。这可以与离散型模拟锁相环相抗衡。 设计方便:整片DDS包括了信号D/A变换器，在系统设计时易于实现，而且现在的DDS不再需要专门的射频设计，简单的数字控制减少了硬件的复杂性。 但是DDS频率合成目前还存在工作频率高端受限，主要是受DAC器件速率限制，杂波电平高(较好的有-70dBc)，作为时钟发生器时边缘抖动大等缺点。 DDS在BITS中的应用 通信楼综合定时系统(BITS—the Building Integrated Timing System)设备是同步网中提供时钟同步信号的关键设备。烽火公司的BITS设备Clockstar 可以通过配置不同的振荡源，如铯原子振荡器、铷原子振荡器、高稳定的晶体振荡器，提供不同质量等级的定时信号，即一 级(PRC)、二级、三级的定时源。 Clockstar由GPS/GLONASS接收机、基准盘、输入盘、合成盘、时钟分配盘以及测量盘组成。其中合成盘的主要任务是产生同步时钟，它以输入盘输出的秒脉冲为参考，以基准盘提供的10MHz信号作为时钟，同时测量时钟频率和两秒脉冲的相位，再根据测量值修正DDS的相位增量(控制字)，消除输出频率的漂移，为分配盘和测量盘提供一个频率稳定的2048kHz的时钟信号。该盘传统的跟踪参考源的的功能由DDS完成。这里的DDS采用AD公司的AD9852，其相位累加器位宽是48bit，D/A变换器输出位宽是12位，分辨率达,*10-6Hz;它以基准盘输出的10MHz信号倍频后的200MHz作为参考时钟，产生一个高分辨率、低杂散的正弦波信号。 输入盘通过“择优录用”原则从GPS/GLONASS定时信号、铯原子钟以及其他BITS或SEC传来的定时源中选择一个作为参考源。输入盘的参考源分频出一个秒脉冲，与基准盘送来的10M信号分频出来的秒脉冲进行比相，得到一个相位差，由CPU根据一定的算法不断修正相位增量，再将此相位增量送到DDS。对DDS而言，该相位增量就是控制字。DDS以此控制字产生一个稳定的频率，从而消除输出频率的漂移。假如合成盘采用传统的锁相环，则稳定度小，频率牵引范围窄。DDS可以保持与基准盘一样的精度(10-10)，频率牵引范围宽，从而稳定地精确地跟踪输入盘的参考定时信号。 结束语 DDS作为频率合成技术倍受青睐，但是也存在一些问题。随着数字技术的发展，相信DDS会有更为出色的表现。BITS使用DDS代替传统的锁相环，频率准确度、频率稳定度、牵引范围、漂移产生、漂移转移、相位瞬变等性能指标均符合G.812节点从钟的，并有余量。因此，用DDS技术产生的定时信号是满足同步要求的。