VLSI集成电路设计方法论文

VLSI集成电路设计方法论文 题 目: FPGA与数字钟 学 院: 电子工程 专 业: 集成电路设计与集成系统 总体概述 现场可编程门阵列其英文为Field Programmable Gate Array，简称FPGA，它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数量有限的缺点。利用FPGA，电子系统设计工程师可在实验室中设计出专用集成电路，从而实现系统集成。FPGA具有静态可重复编程或在线动态重构特性，使硬件的功能可以像软件一样通过编程来修改。由于可以灵活快速的将一个通用的FPGA芯片配置成用户所需要的硬件数字电路，从而大大加快电子产品的研发周期，进而降低了研发成本，缩短了产品上市时间。现场可编程门阵列(FPGA)自产生到现在以其独特的优点被成功应用地在航空航天、工业控制、数据通信、计算机硬件等诸多领域，也成功地应用在保密通信和多种先进的武器装备系统中,FPGA有着巨大的市场潜力。 目前国内厂商所使用的FPGA芯片主要还是从国外进口，这种状况除了给生产厂家带来很大的成本压力以外。同时出于国家信息产业保密和安全的考虑，在国内自主发展FPGA便成为一种必然的趋势。FPGA在逻辑电路设计中占有重要位置，使得它将是我国芯片产业的重要方向。研究具有自主知识产权的FPGA及其开发工具也就成为一个迫在眉睫的问题。FPGA的工艺映射算法是EDA开发环境中最为关键的部分之一，在FPGA应用自动实现的逻辑综合过程中占有及其重要的位置，它将影响到最终实现电路的芯片的性能和成本等诸多重要方面。 Fpga课题研究现状 目前，FPGA的主要发展动向具有以下几个特点:随着大规模现场可编程逻辑器件的发展，系统设计进入“片上可编程系统”(SOPC)的新纪元，芯片朝着高密度、低压、低功耗方向挺进;国际上各大著名公司都在积极扩充其IP库，以其优化的资源更好的满足用户的需求，扩大市场份额;特别引人注目的是所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。Xilinx公司自发明FPGA [1]以来，就不断的推出各种新器件和开发工具，力求使芯片的速度更高、功耗更低。在其新近开发的产品中，Xilinx公司重新定义了未来的可编程逻辑，为用户提供2.5v, 3.3v和5v的可编程逻辑系列以供用户进行不同的选择，并利用先进的0.13μm, 0.18μm, 0.22μm, 0.25μm和0.35μm工艺技术生产出低成本、高性能的可编 [2][3]程逻辑产品。重点推出了Virtex系列和SpantanTM系列的FPGA产品。Virtex系列突破了传统FPGA的密度和性能限制，使FPGA不仅仅只是逻辑模块，而是发展成为一种系统元件。而SpantanTM系列为替代ASIC的大容量FPGA树立了一个新的低成本。Altera公司自从事FPGA的开发研制以来，不断的进行技术创新，研制开发新产品。该公司的基于CMOS的现场可编程逻辑器件同样具有高速、高密度、 低功耗的特点。随着现场可编程逻辑器件越来越高的集成度，加上对不断出现的I/O标准、嵌入功能、高级时钟管理的支持，使得设计人员开始利用现场可编程逻辑器 件来进行系统级的片上设计。Altera公司研制开发出新器件，而且还研制出新的开发工具对这些新器件提供支持，并且与新芯片及软件相配合的是带知识产权的系统级设计模块解决，它们的参数可由用户自己定义，从而 [4]实现了SOPC(System on a Programmable Chip，系统可编程芯片)的设计。Actel [5]公司一直是世界反熔丝技术FPGA的领先供应商。反熔丝技术使FPGA能够具有一些以前无法实现的功能，使设计者能够把多个高性能的CPLD压缩到一片 [3]FPGA中，大大降低了功耗，节省了电路板空间，减少了费用。从以上对Xilinx, Altera和Actel三家公司各自开发产品特征的介绍，我们可以看出自从2000年以来FPGA为代表的数字系统现场集成技术发展的一些新动向，归纳起来有以下几点: (1)深亚微米技术的发展正在继续推动片上系统(SOPC)的发展 越来越多的复杂IC需要利用SOPC技术来加以制造。而SOPC要利用深亚微米技术才能实现。随着深亚微米技术的发展，使SOPC的实现成为可能。与以往的芯片设计不同，SOPC需要对设计IC和在产品中实现的方法进行根本的重新评价。为了实现SOPC，国际上著名的现场可编程逻辑器件的厂商Altera公司、Xilinx公司都为此在努力，开发出适于系统集成的新器件和开发工具，这又进一步促进了SOPC的发展。 (2) 芯片朝着高密度、低压、低功耗的方向挺进采用深亚微米的半导体工艺技术后，器件在性能提高的同时，价格也在逐步降低。由于便携式应用产品的发展，对现场可编程器件的低压、低功耗的要求日益迫切。因此，无论哪个厂家、哪种类型的产品，都在瞄准这个方向并且持续不断的付出各种努力。 FPGA基本结构 FPGA具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编 程的互连资源连接这些逻辑功能块来实现不同的设计。 FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是:可编程逻辑模块(CLB--Configurable Logic Block)、输入/输出模块(IOB--I/O Block)和互连资源(IR—Interconnect Resource)。可编程逻辑模块CLB是实现逻辑功能的基本，它们通常规则的排列成一个阵列，散布于整个芯片;可编程输入/输出模块(IOB)主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周;可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间FPGA具有掩膜可编程门阵列的通用结构，它由逻辑功能块排成阵列，并由可编程的互连资源连接这些逻辑功能块来实现不同的设计。 FPGA一般由3种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这3种可编程电路是:可编程逻辑模块(CLB--Configurable Logic Block)、输入/输出模块(IOB--I/O Block)和互连资源(IR—Interconnect Resource)。可编程逻辑模块CLB是实现逻辑功能的基本单元，它们通常规则的排列成一个阵列，散布于整个芯片;可编程输入/输出模块(IOB)主要完成芯片上的逻辑与外部封装脚的接口，它通常排列在芯片的四周;可编程互连资源包括各种长度的连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能的电路。 1.CLB是FPGA的主要组成部分。图2-1是CLB基本结构框图，它主要由逻辑函数发生器、触发器、数据选择器等电路组成。CLB中3个逻辑函数发生器分别是G、F和H，相应的输出是G’ 、F’和H’。G有4个输入变量G1、G2、G3和G4;F也有4个输入变量F1、F2、F3和F4。这两个函数发生器是完全独立的，均可以实现4输入变量的任意组合逻辑函数。逻辑函数发生器H有3个输入信号;前两个是函数发生器的输出G’和F’，而另一个输入信号是来自信号变换电路的输出H1。这个函数发生器能实现3输入变量的各种组合函数。这3个函数发生器结合起来，可实现多达9变量的逻辑函数。 CLB中有许多不同规格的数据选择器(四选一、二选一等)，通过对CLB内部数据选择器的编程，逻辑函数发生器G、F和H的输出可以连接到CLB输出端X或Y，并用来选择触发器的激励输入信号、时钟有效边沿、时钟使能信号以及输出信号。这些数据选择器的地址控制信号均由编程信息提供，从而实现所需的电路结构。 CLB中 的逻辑函数发生器F和G均为查找表结构，其工作原理类似于ROM。F和G的输入等效于ROM的地址码，通过查找ROM中的地址表可以得到相应的组合逻辑函数输出。另一方面，逻辑函数发生器F和G还可以作为器件内高速RAM或小的可读写存储器使用，它由信号变换电路控制。 2.输入/输出模块IOB。IOB提供了器件引脚和内部逻辑阵列之间的连接。它主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成。 每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能。当IOB控制的引脚被定义为输入时，通过该引脚的输入信号先送入输入缓冲器。缓冲器的输出分成两路:一路可以直接送到MUX，另一路经延时几纳秒(或者不延时)送到输入通路D触发器，再送到数据选择器。通过编程给数据选择器不同的控制信息，确定送至CLB阵列的I1和I2是来自输入缓冲器，还是来自触发器 基本FPLA结构 FPGA基本结构 FPLA的应用 数字钟的硬件构成原理 数字钟实际上是一个对标准频率1HZ进行计数的计数电路。由于计数的起始时间不可能与标准时间一致故需要在电路上加一个校时电路同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。主要包括晶振电路、复位电路、按键电路、 译码扫描和显示电路、报时电路。 LED数码管译 按键电路 码电路 LED数码管显示电路 复位电路 FPGA LED数码管扫 描电路 晶振电路 整点报时电路 数字钟硬件构成框图 晶振电路产生稳定的10MHZ的高频脉冲信号作为数字钟的时间基准然后经过软件分频10000次输出标准秒脉冲1HZ。秒计数器满60后向分计数器进位分计数器满60后向小时计数器进位小时计数器按照“24翻1”规律计数。计满后各计数器清零重新计数。计数器的输出分别经译码器送数码管显示。计时出现误差时可以用校时电路校时、校分。在控制信号中除了一般的校时信号外还有时钟清零信号可以使数字钟复位清零。控制信号由3个按键S1、S2、S3输入分别实现校时、校分、复位清零功能。扫描译码显示电路由七段译码器完成显示由8位数码管构成。 软件设计的功能框图和流程框图 软件设计采用模块化思想和自顶向下的设计方法。用VHDL语言分别编写分频模块，计时校时模块，报时模块和显示模块的程序。并将这些设计好的工程文件分别生成模块符号文件作为自己的功能模块符号在顶层调用。再用图形输入的方法设计顶层模块，将模块符号文件放置到工作区，进行模块符号间的连线。编写好顶层模块后，进行编译仿真，下载到FPGA芯片，就能在实验箱上完成数字钟的功能。FPGA功能模块框图和整个数字钟系统的软件流程框图如下。 顶 层 模 块 分频 计译报 时 码 模块 时 校扫模 时 描 块 模显 块 示 数字钟功能模块框图 模 块 开始 初始化 Y 是否有复位信号 N 数字钟计时 数字钟清零 Y 是否有校时信N 号 N 是否整点 Y 整点报时 LED扫描译码显示 结束 数字钟软件流程框图 顶层模块功能的软件设计与实现 将分频模块，计时校时模块，报时模块和显示模块创建的符号文件在新建的顶层模块图形编辑文件中调用，进行模块符号间的连线，设置输入，输出引脚。编写好顶层模块后，进行编译仿真，验证程序的正确性。下面给出顶层模块的逻辑框图 结论 本文提出了一种基于FPGA的数字钟设计方案，从硬件和软件两个方面详细地介绍了设计思想和过程，最终设计出了数字钟，将设计程序加载到实验箱上运行调试后，时、分、秒能够正常计数，并能由控制键分别校正时、分的显示，整点报时功能正常。最终结果与预期效果一致，完成了预期的设计任务。 论文取得了如下结果: 1.采用了FPGA芯片CycloneII系列EP2C35F672C8作为核心器件。设计的数字钟系统的硬件电路，能够完成数字钟的校时，计时，报时，显示等实时任务。 2.运用自顶向下的思想。将整个系统分成几个模块分别设计，再用顶层模块块将它们联系起来，实现数字钟整体的功能，降低了系统设计的难度。 3.采用了VHDL语言为主，图形输入为辅的编程方法。优点是编程方法灵活，而且编写的程序具有很好的移植性，同样适用于其他FPGA芯片的数字钟设计。 4.采用QuartusII软件进行编译和仿真，可以不管硬件而先进行软件的仿 真，并能根据仿真结果分析设计存在的问题和缺陷，从而进行程序的调试和完善， 这大大的提高了编程的成功率。