FLASH测试

FLASH测试 FLASH 测试 1(引言 随着当前移动存储技术的快速发展和移动存储市场的高速扩大，FLASH 型存储器的用 量迅速增长。FLASH 芯片由于其便携、可靠、成本低等优点，在移动产品中非常适用。市 场的需求催生了一大批 FLASH 芯片研发、生产、应用企业。为保证芯片长期可靠的工作， 这些企业需要在产品出厂前对 FLASH 存储器进行高速和细致地测试，因此，高效 FLASH 存 储器测试算法的研究就显得十分必要。 不论哪种类型存储器的测试， 都不是一个十分简单的问题， 不能只将存储器内部每个存 储单元依次测试一遍就得出结论， 这是因为每一个存储单元的改变都有可能影响存储器内部 其他单元的变化(这种情况又是常常发生的) 。这种相关性产生了巨大的测试工作量,1, 。 另外，FLASH 存储器有其自身的特点，它只能将存储单元内的数据从“1”写为“0”，而不能从 “0”写为“1”，若想实现“0”,>“1”操作，只能把整个扇区或整个存储器的数据擦除，而擦除 操作要花费大量的时间。FLASH 存储器还有其他特性，比如读写速度慢、写数据之前要先 写入状态字、很多 FLASH 只适于顺序读写而不适于跳转操作等，这些特点都制约了 FLASH 存储器的测试。 为解决 FLASH 测试中的这些问题，人们提出了应用内建自测试,2,或利用嵌入式软件 ,3,等测试测试相关性能，都取得了比较好的效果，但这些方法大多不适用于利用测 试仪进行批量的产品测试。而多数对通用存储器测试很有效的算法，由于受到 FLASH 器件 自身的限制(如不能不能直接从“0”写为“1”) ，很难直接适用于 FLASH 测试。 文本在简单介绍 FLASH 芯片的结构与特点之后，说明了 FLASH 存储器测试程序原理。 在此基础上，和改进了几种通用的存储器测试方法，使之能有效地应用于 FLASH 测试 中。这些方法简单高效，故障覆盖率高，并且可以快速预先产生，与其他一些测试算法,4, [5]相比，更适于应用在测试仪中进行测试。本文分析了这些方法的主要特点，在此基 础之上，介绍了实际 FLASH 存储器测试中应用的。 2(FLASH 芯片的结构特征 FLASH 存储器种类多样，其中最为常用的为 NOR 型和 NAND 型 FLASH。通常，NOR 型比较适合存储程序代码，其随机读写速度快，但容量一般较小(比如小于32MB)，且价格 较高;而 NAND 型容量可达 lGB 以上，价格也相对便宜，适合存储数据，但一般只能整块 读写数据，随机存取能力差。它们对数据的存取不是使用线性地址映射，而是通过寄存器的 操作串行存取数据。 一般来说，不论哪种类型的 FLASH，都有一个 ID 寄存器，用来读取存储器信息，可根 据供应商提供的芯片资料进行具体的类型判断。另外，FLASH 存储器的擦除过程相对费时， 且擦除流程相对复杂。图1为 FLASH 芯片擦除的一般流程。 可见，擦除数据的操作限制了 FLASH 芯片的工作速度。此外，其他一些特性，比如读 写速度慢、写数据之前要先写入状态字、很多 FLASH 都设有冗余单元等等，这些特点都制 约了测试速度的提高。因此，设计合理的方法，或将几块 FLASH 并测，并且应用测试算法 减少测试时间就显得十分必要。 3(系统连接 本文选用的芯片为 AMD 公司的 NOR 型 FLASH——Am29LV400B 及三星公司的 NAND 型 FLASHK9F5608UOB， 它们都可通过44PIN 专用适配器和数字电路测试仪的数字通道直接 相连。 我们所采用的硬件实验平台是北京自动测试技术所开发的 BC3192数模混合测试系统， 该系统可提供工作速度快，算法图形产生方式灵活，非常适合测试需要。 4(测试实现方法 假设存储器可选址的存储单元数为 N，由于存储器芯片每次只能访问一个存储单元，每 个单元只有“0”或“1”两种状态，所以所有可能出现的状态共2N 种。由于选取的地址又是随 机的，所以，当测试步数为 M 时，选址序列组合可能有2NNM 种之多。即使采用全“0”或全 “1”两种图案测试，总的测试图形也将有2NM 种，这是个巨大的数字。 为了能够有效地检测存储器芯片， 必须分析半导体存储器的结构， 确定和选择几种能够 有效检验存储器功能的图形，使之既能达到检测目的，又使测试量限定在允许范围之内。但 实际应用中， 由于每种测试图形都有其局限性， 再加上各个生产厂家以及各种型号存储器的 特性不完全一致，现在还没有最佳的统一测试方法。 根据 FLASH 芯片的特点，我们主要改进并使用了以下几种: 4.1奇偶校验图形检验法 奇偶校验图形检验法,6,是一种比较适合存储器测试的方法。在奇偶性图形检验法中， 向存储单元矩阵写入的数据图案是根据存储单元选址地址码的奇偶性而定的。 如果存储单元 的行地址码和列地址码中有偶数个1，其奇偶性为0，则在该存储单元中写入“0”(或“1”) ; 如果有奇数个1，其奇偶性为1，则在该存储单元中写入“1”(或“0”) ;存储单元矩阵存入的 信号数据将是行地址码和列地址码之间的异或关系，其算法如下: 式中 Pr 为行地址的奇偶性，Pc 为列地址的奇偶性。 FLASH 芯片奇偶性图形功能检测的流程是:首先根据算法写入背景图形，然后逐位读 出并检验结果的正确性，再将芯片数据擦除，以反码图形重复上述测试过程。其总的测试步 数为 M=4N。 由于奇偶性图形是不对称的， 任何一位的地址译码器失效都会引起本应写入互为反码数 据的两个存储单元之一重复选址， 并且第二次选址改变了第一次选址时写入的内容， 而另一 个存储单元未被访问。因此地址奇偶性图形可以很好地检验出地址译码器的故障。 奇偶性图形每次都把整个存储器单元写完后再整体读出， 没有反复擦除的过程 (整个过 程只需擦除两次) ，非常适用于 FLASH 芯片测试。 4.2齐步法 齐步法,6,是对存储器的每个单元依次进行检验的一种方法。首先从第一个存储单元 开始， 逐个对每个单元进行取反和检验， 直到最后一个单元检测结束才完成一遍扫描。 然后， 在背景为反码的情况下，从第一个存储单元开始，逐个对每个单元进行取反和检验，直到最 后一个单元检测结束。整个过程就像所有单元一起向前走步一样，因此称为“齐步法”。根据 FLASH 芯片特点，我们改变在反码背景条件下走步的过程，把它改造如下，形成了适合的 齐步算法。 在图2中给出了测试 FLASH 齐步法的测试流程: 在测试之前，每个存储单元具有信息“1”。首先在存储矩阵中写入背景图案(初始状态 为全“1”) ，然后从地址 A0开始选址进行读“1”，写“0”，读“0”操作，并检验读出结果。接着， 依次到下一个选址单元重复该操作(读“1”，写“0”，读“0”) ，直到全部存储单元(A,N,1) 重复完为止。 再在读操作方式下对全部存储单元进行一次正向扫描读出， 检查有无正向对反 向的多重写入问题。然后将存储器输入擦除，使之全部单元为全“1”。进而开始反向扫描: 从最高地址 AN,1开始执行读“1”，写“0”，读“0”操作，逐位进行上述操作过程，直至最终 地址为 AN-1，最后对全部存储单元进行读“0”扫描，以检验读出结果的正确性。 用这种测试算法检测存储芯片， 可使每个存储单元都被访问。 既能保证每个存储单元都 能存储“1”和“0”数据，又能保证每个