QDR II布线指南

PCB布局指南 #格#7-4概括了QDR II和QDR II SRAM常用走线布局指南。 以下布线指南包括若干+/-基于长度的规则。如果你不能模拟PCB实施的实际延时特性，这些基于长度的指南可以用来得到一阶时序的近似值(first order timing approximations)，但不包括串扰幅度。 Altera提出当你模拟产品具体实施时，应获得准确的基础时序偏移数值。 表7-4. QDR II和QDR II+ SRAM布局指南（第2章第1部分） 参数 指南 阻抗 所有信号层单端输入阻抗50Ω，±10%。 所有信号层差分输入阻抗100Ω，±10%。 移除所有不用途径的焊盘，因为它们会引入不必要的电容。 退耦参数 为了减小电感，使用0402封装0.1uF电容。 尽可能使VTT电压退耦靠近上拉电阻。 在VTT与地间连接退耦电容。 在其他VTT引脚处使用0.1uF电容。 可以使用Altera电源分配网络工具（Altera Power Distribution Network（PDN） Design tool）验证容性退耦。 电源 地，1.5V/1.8V作为电源层。 存储器的VCCIO在单个分隔信号层中保持至少20mil(0.020英寸或0.508mm)间隔。 VTT独立走线或以250mil(6.35mm)线宽电源走线。 所有晶振和PLL电源独立走线或以100mil(2.54mm)线宽电源走线。 一般走线 所有具体延时匹配要求包括PCB走线延时、不同层之间的传输、速度差异以及串扰。为了减少PCB层传送差异，Altera推荐来自于同一网络的信号应在同一层走线；如果同一网络的信号必须在不同层走线，应保持相同的阻抗特性，而且必须模拟出PCB走线最坏状况容限，用以确定实际传输延时差别。典型的later to later走线延时差异是15ps/inch。 走线拐角使用45o（不能使用90 o）。 避免关键网络或时钟使用T型交叉连接。 避免延时超过150ps(近似500mils,12.7mm)的线路使用T型交叉连接。 不允许信号在分隔信号层交叉。 约束其他信号走线远离系统重启信号。 避免存储器信号走线与PCI或系统时钟间隔小于0.025inch(0.635mm)。     表7-4.QDR II和QDR II+SRAM布局指南（第2章第2部分） 参数 指南 时钟走线 时钟线在内层电路板上with outer-layer走线长度保持低于150ps延时（近似500mils，12.7mm）。 这些信号应该与其他网络保持10mil（0.254mm）间距。 时钟在每对信号之间应保持长度匹配，±5ps延时或近似±25mils(0.635mm)。 互补时钟在P和N信号之间应保持长度匹配，±2ps延时或近似±10mils(0.254mm)。