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基于FPGA的DRR2SDRAM控制器接口的 简化没计方法及实现 测试测量技术 TheSimplifyDesignandRealizationofDDR2SDRAMControllerBasedontheFPGA 任颖。黄建国(电子科技大学自动化学院，四川成都610054) RtmYing．HuangJian-guo(CollegeofAutomafion，UniversityofElectronicScienceandTechnologyof China，SichuanChengdu610054) 摘要：DDR2SDRAM是南DDBSDRAM发展『fii来的一种新型大容量存储器．正在被越来越多的应用在高速 存储系统中。文中介绍r利用MIC软件r=具在XilinxSpartan一3A系列FPGA中实现DDR2SDRAM控制器的设 计方法．详细叙述r其基本J泉理，并给出r硬件测试结果。 关键词：DDR2SDRAM控制器；FPGA；SparUm-3A；MIG 中图分类号：TP333．8 文献标识码：B 文章编号：1003--0107(2008)11--．0031-03 ^b蝣●ct：DDR2SDRAMISanewkindofN3assmemorvdevelopedfromDDRSDRAMand18becomlngpopular．andwillbeu8edmore andmoteinthedestgnsofh‘ghspeedacce鲒memoryTh；spaperdescribesthemethodoft鲍lizlnglDDR2SDRAMcontrollerinthe)(iI— inxSpartan一3AFPGAserieswnhMIGsoftwaretools．glvesadetmlecldescriptionofitsbasicprincipleandthehardwaretestresulta． K●Vword●：DDR2SDRAMcontroller；FPGA．Spartan一3A，MIG cLc叫n，晰TP333．8 Doclll删∞如：B圳咖慨10(30一0107(2008)11-0031—03 1引言 DDR2SDRAM是由JEDEC(电子设备工程联合委员会) 规范了的一种全新的下一代DDRSDRAM内存技术，是 DDR内存的换代产品．DDR2内存相比DDR内存拥有更少 的能耗和发热量．更高的密度和频率．更好的高速效能，拥 有两倍于DDR的预读取能力(即4位预存取技术)，能以4 倍于外部总线的速度进行数据的读取，及四倍于内部控制总 线的速度运行。因此，DDR2SDRAM已经取代DDRSDRAM 成为主流的存储器配置。 FPGA人员在满足关键时序余量的同时力争实现更 高性能，在这种 情况下，存储器 接口的设计一向 是一个艰难而耗 时的挑战。但是 并不是所有的系 统都在追求存储 器接口的性能极 限。当低成本是 主要的决定因 素，而且存储器 的比特率达到每 引脚333Mb／s已 经足够时。 Spartan一3A系列 FPGA配之以 Xilinx软件工具。 就能提供一个易于实现、低成本的解决，从而使接口设 计变得更简单、更可靠。 文中以Xilinx的Spartan一3A系列FPGA和Hynix的 DDR2SDRAM芯片HY5PSl21621为硬件基础，介绍如何使 用Xilinx提供的软件工具，简单可靠的实现DDR2SDRAM 控制器的设计和应用。 2DDR2SDRAM控制器的设计原理 基于FPGA的DDR2SDRAM控制器设计主要由四个部 分组成：用户界面模块(UserInterface)、时钟生成模块 nn口'￡nD^Mr一●，。¨。， 卜 ——elk_in—_ Clock C10CK#j Generator y●一sys_elk—— fCmdAddr ＼ <乡 ～j＼ DataPath 几翼踟哑令 。M ≮ 手 WriteData> V∥ Wrile ReM 卜 DDR2K 字 ●U_dataval。 Data Data DM ．j沙 SDRAM ．Inputdatal／> 争 ／／1R。。d。出 path patll ／1 卜、(DOSj √嘶叫出p ＼I ：i ＼J y N 彳P 弋 ．_At_done— 卜＼ I、 CMD／ADDR>Command．夕 Controller ●一init_done— y 图1DDR2SDRAM控制器设计原理框图 舢第11期团万方数据 巳。翌篓kg凸 (ClockGenerator)、数据接口模块(DataPath)和 存储控制模块(Controller)。DDR2SDRAM控制器 的设计原理框图如图l(见上页)所示。 用户界面是一种握手型的界面。用户发出 一条读或写命令，如果是写命令的话还包括地 址和数据．而用户界面逻辑以User_cmd_ack信 号回应，于是下一条命令又可以发出。 时钟生成模块用来产生控制器中所有模块 的时钟信号。它由数字时钟管理器(DCM)进 行控制，输出0度和90度的时钟。该模块还包 含一个延迟校准监视器，用来校准读数据 (DQ)对读数据选通脉冲(DQS)的延迟，以便 读数据选通脉冲边沿能够正确对齐DQ有效窗 口的中间位置。 读写数据接口模块是整个控制器设计的关 键，它负责将用户要写入的数据DQ和DQS按 照DDR2SDRAM的时序要求发送给DDR2， DDR2在DQS的每一个时钟沿采集写数据。在 Spartan一3A系列FPGA中，使用可配置逻辑块 (CLB)中的LUT的双端口分布式RAM来实现读 数据采集(如图2)。在读数据过程中，DDR2 将读数据选通脉冲(DQS)及相关数据按照与 读数据(DQ)边沿对齐的方式发送给FPGA。 LUTRAM被配置成一对FIFO，每个数据位都被 输入到上升边沿(FIFO0)和下降边沿(FIFO 1)的FIFO中。通过异步FIFO。可以将读数据 从DQS时钟域传输到存储器控制器时钟域。在 存储器控制器的时钟域中，可以从FIFO_0和 nF0-l同时读出数据。FIFO的读指针在FPGA 的内部时钟域中生成。写使能信号(FIFO_0 WE和FIFOIWE)的生成通过DQS和一个外 部回送(亦即归一化)信号完成。 DDR2控制模块主要实现的功能为：在系统 上电过程及系统意外复位发生时，与初始化模 块配合。对控制器和所控制的DDR2SDRAM进 行初始化设置、复位延时保护等；在系统正常 工作时．进行系统读，写请求指令的接收、应 答、对系统访问地址的采样与同步、完成所需 的所有状态转换、任务调度、总线仲裁、时序 同步．并为接口模块、数据通道产生相应的控 制信号，为系统提供控制器状态指示信号。控 制器的状态机结构如图3所示。 系统上电后。在对存储器进行读写操作之 前，需要先进行初始化操作，设置突发长度， 突发类型，CAS潜伏期等参数。存储控制器中 使用专门的初始化状态机来对DDR2SDRAM进 行初始化。初始化完成后才能对DDR2SDRAM 寻址并进行读、写或其他操作。寻址包括行激 圈童j鹰{ ：lOB：DelayedDQSCLB： ■···----L-一--一--·------------·一-● 图2基于Spartan3AFPGA的DQ采集FIFO实现 RE踞r 图3DDR2SDRAM控制器状态转换示意图 活(确定Bank地址和行地址)和列激活(确定列地址)。在确定具体要 访问的地址后就可对该地址进行突发读／写操作。 3DDR2SDRAM和FPGA的接口设计 如图4(见下页)所示，DDR2SDRAM与FPGA接口信号线可以分为4 组：时钟信号线CK／CK#；数据传输信号线DQs、DQS／DQS#、DM；地址， 命令信号线ADDR、BA、RAS、CAS、WE；控制信号线CS、CKE、ODT。 差分时钟CK／CK#为DDR2SDRAM提供工作时钟，在CK的上升沿 万方数据 DDR2 SDRAM 圈4DDR2与FPGA的接口示意图 锁存地址和命令控制信号；双向差分信号DQS／DQS#数据选 通脉冲，在写入时用来传送DDR2控制器发出的DQS信号。 读取时则由DDR2产生DQS向控制器发送。DM作为数据屏 蔽信号在突发写传输时对不想存入的数据进行屏蔽；RAS、 CAS、WE作为命令信号线对DDR2发出读、写、刷新或预 充电命令；片内终结信号线ODT控制是否需要DDR2进行 片内终结。 4DDR2SDRAM的控制器的设计实现及应用 Xilinx公司提供的IP核生成器COREGenerator中集成的 存储器接口生成器(MIG)工具，为存储器的应用提供了强 大和丰富的接口选择。作为设计者，可以在短短几分钟之内 方便的利用经过硬件验证的解决方案，快速的生成DDR2 SDRAM的控制器模块。经过简单的修改就可以应用的自己 的系统中去，大大缩短整个系统的开发周期。 用户可以在MIG软件工具的GUI图形界面，根据所选 用的存储器件型号选择相对应的模板、总线宽度和速度级 别，并设置CAS延迟、突发长度、引脚分配等关键参数， MIG即可生成控制器的RTL代码(HDL代码)和UCF文件 (约束文件)。如果设计者所选器件与MIG所列模板不相符， 可在代码生成后灵活修改这些代码．以达到系统的要求。论 文选用的DDR2SDRAM芯片HY5PSl21621与MIG提供模板 MT47H32M16相似，关键参数完全相同，故选用此模板参考 设计作为系统DDR2控制器模块设计。 在将代码添加到整个系统之前需要对DDR2SDRAM存 储器的控制器部分进行硬件验证。MIG生成的HDL代码中 包含了存储器校验的可综合测试平台，该测试平台可以向存 图5硬件测试抓取的数据图 测试测量技术 储器发出一系列的写命令和读回命令，同时可以在FPGA内 部产生相应的数据和地址，并对写入数据和读回数据进行比 较，用户可以通过这个比较信号(1ed_error)验证控制器的 正确与否，在检测出读写数据相同时该信号输出低电平。用 Xilinx提供的片上调试工具ChipScope抓取的读出数据以及指示 和相关控制信号如图5所示，读写比较信号(1ed_error)输出电 平始终为低，说明存储控制器读写数据相同，硬件验证通过。 但是该测试代码仅仅访问了存储器一下部分的存储空 间，设计者可以对地址产生模块进行修改，实现存储器的遍 地址访问，提高存储器的利用率。同时也可由DSP进行灵活 的控制，对指定的存储单元写入或是读出给定的数据。为了 保证控制器能够很好的达到时须要求，可以在设计系统硬件 之前就完成DDR2SDRAM部分RTL代码(HDL代码)和 UCF文件(约束文件)的生成工作，然后按照生成的UCF 文件进行硬件的排版布线，尽量减少走线长度带来的误差， 减少时序上的错误。 硬件验证通过后．设计者就可以把这些代码导入到系统 工程中，同时把MIG生成的约束文件添加到系统约束文 件中，设计者可以参考存储器的校验测试代码，来设计存储 器与系统中其它器件之间的接口模块。设计者只需输入相应 的命令(包括读、写和初始化命令)，控制器模块将自动产 生命令和控制信号并按照DDR2的读写时序要求送给DDR2， 命令发送完毕后提供给用户一个命令应答信号 (User_cmd_aek)，设计者可以根据这一信号判断是否可以发 送下一个命令。整个过程中用户完全不用干涉存储器的自动 刷新、激活和预充电过程，这些控制命令和过程都会由控制 器自动发出和完成。 5结束语 本论文通过MIG软件工具进行辅助设计，在Xilinx公司 的Spartan一3A系列FPGA中，快速生成速度最高达到133M的 DDR2SDRAM控制器，设计者在这础上进行系统开发，将大大 缩短系统开发周期。满足了大多数低成本系统设计的要求。◆ 参考文献 【l】隋良杰，王厚军．基于Spartan一3A的DDR2接13数据采集 们．国外电子元器件，2008(1)：26--28． 『21H’rnix．HY5PSl21621DataSheet． 【3】HyniJDDR2SDRAMDeviceOperation＆ TimingDiagram，2007． 『41XilinxColad_MemoryInterfacesMade EasywithXilinxFPGAsandtheMemory InterfaceGenerator,200嘎 『51XilinxCoLtdXilinxMemoryInterfac2s GeneratotLMIG007)UserGuide,2005． 绷舢期图万方数据 基于FPGA的DRR2 SDRAM控制器接口的简化设计方法及实现 作者： 任颖， 黄建国， Ren Ying， Huang Jian-guo 作者单位： 电子科技大学自动化学院,四川,成都,610054 刊名： 电子质量 英文刊名： ELECTRONICS QUALITY 年，卷(期)： 2008，""(11) 被引用次数： 0次 参考文献(5条) 1.隋良杰.王厚军 基于Spartan-3A的DDR2接口数据采集[期刊论文]-国外电子元器件 2008(01) 2.Hynix HY5PSI21621 Data Sheet 3.HynixDDR2SDRAMDeviceOperation & Timing Diagram 2007 4.Xilinx Co Ltd Memory Interfaces Made Easy with Xilinx FPGAs and the Memory InterfaceGenerator 2007 5.Xilinx Co Ltd Xilinx Memory Interfaces Generator(MIG007) UserGuide 2005 相似文献(1条) 1.学位论文 杨寿贵 PKUnity-3(SK)系统芯片的FPGA原型验证 2009 随着集成电路工艺的不断提高，系统芯片的设计和验证工作日益复杂，基于FPGA原型实现的动态验证技术，可以提供接近ASIC实现的仿真速度。基 于FPGA硬件原型的软硬件协同设计环境，能够很好的支持操作系统和应用软件的开发，在对“Time—to—Market”有着苛刻要求的竞争环境下，体现出 了极大的优势。
　　 本文提出了一整套完整而有效的FPGA原型实现和验证流程，很好的解决了FPGA原型实现中遇到的三大难题：时序收敛、多片FPGA实现以及对FPGA综合和 布局的控制。在北大众志-SK系统芯片的功能验证中，该FPGA原型验证流程取得了明显的效果，加快了系统验证的速度。
　　 本文选择PKUnity-86系统芯片和和PKUnity-3(SK)系统芯片的多片FPGA原型实现来说明不同设计下的多片FPGA架构。本文同时采用DDR2 SDRAM控制 器的FPGA高频实现来说明本FPGA原型实现流程对频率提升的有效性。
　　 本文的主要内容包括：
　　 1.通过分析北大众志PKUnity-3(SK)系统芯片FPGA原型验证的需求，发现FPGA原型实现遇到的三大难点：时序、面积和布局。然后由前沿的FPGA设计方 法学入手，提出了一整套的FPGA实现技术和流程，来解决PKUnity-3(SK)系统芯片FPGA原型实现中所遇到的问题；
　　 2.结合北大众志PKUnity-3(SK)系统芯片开发过程中软硬件协同开发和验证的需求，提出了基于FPGA系统原型的软硬件协同验证方案。软硬件协同验证 增大了问题可能出现的空间，丰富的调试手段可以加速软硬件协同开发的速度，在PKUnity-3(SK)系统芯片开发过程中主要采用了七种实用的调试手段 ，很好的解决了软硬件协同开发中遇到的问题；
　　 3.时序收敛是FPGA原型实现中最大的难点，通过北大众志PKUnity-3(SK)系统芯片FPGA原型验证过程中对频率的需求，本文提出了一整套提频技术，主 要包括面向FPGA设计、时序约束和手工布局三项，有效提升了各模块FPGA原型实现的频率；
　　 4.大规模SoC集成了大量的IP，需要占用很大的而积，在FPGA原型实现的过程中往往会遇到芯片面积不足的问题。在实现PKUnity-3(SK)系统芯片和 PKUnity-86系统芯片的过程中都遇到了单片FPGA无法实现整个SoC的问题，通过合理的多片架构的设计和多片划分，完成了多片FPGA的实现；
　　 5.与ASIC设计流程不同，在传统的FPGA原型实现过程中，设计人员除了添加约束和设置选项，很难参与到具体的布局过程中。手工布局有利于系统整体 性能的提升，在PKUnity-3(SK)系统芯片的实现过程中，采用PlanAhead工具提供的Pblock划分的功能进行手工布局，提升了系统整体的性能，将 DDR2SDRAM控制器等模块的频率从33MHz提开到了85MHz。
　　 综上所述，本文提出了一整套完善的FPGA原型验证流程，并使用它对北大众志PKUnity-3(SK)系统芯片进行了原型验证。这些设计方法、流程和技术对 于其他基于总线架构的系统芯片的功能验证同样具有参考价值。 本文链接：http://d.wanfangdata.com.cn/Periodical_dzzl200811010.aspx 授权使用：中山大学(zsdx)，授权号：27066586-bd0a-422e-9b8d-9e3e00a808a4 下载时间：2010年11月30日