数字电路试题

数字电路 1、 同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?(汉王 笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系. 3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用oc门来实现,由于不用 oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻. 4、什么是Setup 和Holdup时间?(汉王笔试) 5、setup和holdup时间,区别.(南山之桥) 6、解释setup time和hold time的定义和在时钟信号延迟时的变化.(未知) 7、解释setup和hold time violation,画图说明,并说明解决办法.(威盛VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上 升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个 数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器. 保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.如果hold time 不够,数据同样不能被打入触发器. 建立时间(Setup Time)和保持时间(Hold time).建立时间是指在时钟边沿前,数据信 号需要保持不变的时间.保持时间是指时钟跳变边沿后数据信号需要保持不变的时间.如 果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量. 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微 电子) 、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试) 9 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致 叫竞争.产生毛刺叫冒险.如果布尔式中有相反的信号则可能产生竞争和冒险现象.解决 方法:一是添加布尔式的消去项,二是在芯片外部加电容. 10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之 间,而CMOS则是有在12V的有在5V的.CMOS输出接到TTL是可以直接互连.TTL接到CMOS需 要在输出端口加一上拉电阻接到5V或者12V. 11、如何解决亚稳态.(飞利浦-大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚 稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平 上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去. 12、IC设计中同步复位与 异步复位的区别.(南山之桥) 13、MOORE 与 MEELEY状态机的特征.(南山之桥) 14、多时域设计中,如何处理信号跨时域.(南山之桥) 15、给了reg的setup,hold时间,求中间组合逻辑的delay范围.(飞利浦-大唐笔试) Delay < period - setup – hold 16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min.组合逻辑电路最大延 迟为T2max,最小为T2min.问,触发器D2的建立时间T3和保持时间应满足什么条件.(华 为) 17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素,同时给出表达式.(威盛VIA 2003.11.06 上海笔试试题) 18、说说静态、动态时序模拟的优缺点.(威盛VIA 2003.11.06 上海笔试试题) 动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。 动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。 但是它也存在着比较明显的缺点: 首先是分析的速度比较慢; 其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。 19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing.(威盛VIA 2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径.(未知) 21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优 点),全加器等等.(未知) 22、卡诺图写出逻辑表达使.(威盛VIA 2003.11.06 上海笔试试题) 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和.(威盛) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威 盛笔试题circuit design-beijing-03.11.09) 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子) 27、用mos管搭出一个二输入与非门.(扬智电子笔试) 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time).(威盛笔试题circuit design-beijing-03.11.09) 29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路.(Infineon笔 试) 30、画出CMOS的图,画出tow-to-one mux gate.(威盛VIA 2003.11.06 上海笔试试题) 31、用一个二选一mux和一个inv实现异或.(飞利浦-大唐笔试) 32、画出Y=A*B+C的cmos电路图.(科广试题) 33、用逻辑们和cmos电路实现ab+cd.(飞利浦-大唐笔试) 34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子) 35、利用4选1实现F(x,y,z)=xz+yz'.(未知) 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化 简). 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形. (Infineon笔试) 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什 么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知) 39、用与非门等设计全加法器.(华为) 40、给出两个门电路让你分析异同.(华为) 41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子) 42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0 多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制.(未知) 43、用波形表示D触发器的功能.(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器.(扬智电子笔试) 45、用逻辑们画出D触发器.(威盛VIA 2003.11.06 上海笔试试题) 46、画出DFF的结构图,用verilog实现之.(威盛) 47、画出一种CMOS的D锁存器的电路图和版图.(未知) 48、D触发器和D锁存器的区别.(新太硬件面试) 49、简述latch和filp-flop的异同.(未知) 50、LATCH和DFF的概念和区别.(未知) 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的. (南山之桥) 52、用D触发器做个二分颦的电路.又问什么是状态图.(华为) 53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试) 54、怎样用D触发器、与或非门组成二分频电路?(东信笔试) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频? 56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出 carryout和next-stage. (未知) 57、用D触发器做个4进制的计数.(华为) 58、实现N位Johnson Counter,N=5.(南山之桥) 59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰 微电子) 60、数字电路设计当然必问Verilog/VHDL,如设计计数器.(未知) 61、BLOCKING NONBLOCKING 赋值的区别.(南山之桥) 62、写异步D触发器的verilog module.(扬智电子笔试) module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D触发器实现2倍分频的Verilog描述? (汉王笔试) module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器 件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑.(汉王笔试) PAL,PLD,CPLD,FPGA. module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 65、请用HDL描述四位的全加法器、5分频电路.(仕兰微电子) 66、用VERILOG或VHDL写一段代码,实现10进制计数器.(未知) 67、用VERILOG或VHDL写一段代码,实现消除一个glitch.(未知) 68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解 的).(威盛VIA 2003.11.06 上海笔试试题) 69、描述一个交通信号灯的设计.(仕兰微电子) 70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱.(扬智电子笔试) 71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱 数. (1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计 的要求.(未知) 72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1) 画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计 中可使用的工具及设计大致过程.(未知) 73、画出可以检测10010串的状态图,并verilog实现之.(威盛) 74、用FSM实现101101的序列检测模块.(南山之桥) a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0. 例如a: 0001100110110100100110 b: 0000000000100100000000 请画出state machine;请用RTL描述其state machine.(未知) 75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写).(飞利浦-大唐 笔试) 76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号).(飞利浦-大唐笔试) 77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x 为4位二进制整数输入信号.y为二进制小数输出,要求保留两位小数.电源电压为3~5v假 设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程.(仕兰微 电子) 78、sram,falsh memory,及dram的区别?(新太硬件面试) ROM和RAM指的都是半导体存储器，ROM是Read Only Memory的缩写，RAM是Random Access Memory的缩写。ROM在系统停止供电的时候仍然可以保持数据，而RAM通常都是在掉电之后就丢失数据，典型的RAM就是计算机的内存。 RAM有两大类，一种称为静态RAM(Static RAM/SRAM)，SRAM速度非常快，是目前读写最快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU的一级缓冲，二级缓冲。另一种称为动态RAM(Dynamic RAM/DRAM)，DRAM保留数据的时间很短，速度也比SRAM慢，不过它还是比任何的ROM都要快，但从价格上来说DRAM相比SRAM要便宜很多，计算机内存就是DRAM的。 DRAM分为很多种，常见的主要有FPRAM/FastPage、EDORAM、SDRAM、DDR RAM、RDRAM、SGRAM以及WRAM等，这里介绍其中的一种DDR RAM。DDR RAM(Date-Rate RAM)也称作DDR SDRAM，这种改进型的RAM和SDRAM是基本一样的，不同之处在于它可以在一个时钟读写两次数据，这样就使得数据传输速度加倍了。这是目前电脑中用得最多的内存，而且它有着成本优势，事实上击败了Intel的另外一种内存标准,Rambus DRAM。在很多高端的显卡上，也配备了高速DDR RAM来提高带宽，这可以大幅度提高3D加速卡的像素渲染能力。 ROM也有很多种，PROM是可编程的ROM，PROM和EPROM(可擦除可编程ROM)两者区别是，PROM是一次性的，也就是软件灌入后，就无法修改了，这种是早期的产品，现在已经不可能使用了，而EPROM是通过紫外光的照射擦出原先的程序，是一种通用的存储器。另外一种EEPROM是通过电子擦出，价格很高，写入时间很长，写入很慢。 举个例子，手机软件一般放在EEPROM中，我们打电话，有些最后拨打的号码，暂时是存在SRAM中的，不是马上写入通过记录(通话记录保存在EEPROM中)，因为当时有很重要工作(通话)要做，如果写入，漫长的等待是让用户忍无可忍的。 FLASH存储器又称闪存，它结合了ROM和RAM的长处，不仅具备电子可擦出可编程(EEPROM) 的性能，还不会断电丢失数据同时可以快速读取数据(NVRAM的优势)，U盘和MP3里用的就是这种存储器。在过去的20年里，嵌入式系统一直使用ROM(EPROM)作为它们的存储设备，然而近年来Flash全面代替了ROM(EPROM)在嵌入式系统中的地位，用作存储Bootloader以及操作系统或者程序代码或者直接当硬盘使用(U盘)。 目前Flash主要有两种NOR Flash和NADN Flash。NOR Flash的读取和我们常见的SDRAM的读取是一样，用户可以直接运行装载在NOR FLASH里面的代码，这样可以减少SRAM的容量从而节约了成本。NAND Flash没有采取内存的随机读取技术，它的读取是以一次读取一快的形式来进行的，通常是一次读取512个字节，采用这种技术的Flash比较廉价。用户不能直接运行NAND Flash上的代码，因此好多使用NAND Flash的开发板除了使用NAND Flah以外，还作上了一块小的NOR Flash来运行启动代码。 一般小容量的用NOR Flash，因为其读取速度快，多用来存储操作系统等重要信息，而大容量的用NAND FLASH，最常见的NAND FLASH应用是嵌入式系统采用的DOC(Disk On Chip)和我们通常用的“闪盘”，可以在线擦除。目前市面上的FLASH 主要来自Intel，AMD，Fujitsu和Toshiba，而生产NAND Flash的主要厂家有Samsung和Toshiba。 79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9 -14b),问你有什么办法提高refresh time,总共有5个问题,记不起来了.(降低温 度,增大电容存储容量)(Infineon笔试) 80、Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can -beijing-03.11.09) store data and which node is word line control? (威盛笔试题 circuit design81、名词:sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 压控振荡器的英文缩写(VCO). 动态随机存储器的英文缩写(DRAM). 名词解释,无聊的外文缩写罢了,比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器),FIR IIR DFT(离散 傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平衡 1. PCB 上微带线阻抗 用什么软件计算。微带线的阻抗和哪几个因素有关。不同频率，线特征阻抗是否和频率相关? 2. NF 级联NF 的公式，电阻PI 的NF，Mixer 的NF，普通射频放大器的NF 值的范围。 3. IP3 IP3 的定义。级联IP3 公式。IP3 测试设备连接框图和测试方法。IP3 和IM3 的关系公式。 4. P1dB P1dB 的定义。P1dB 的测试方法。 5. 电阻PI(衰减器) 给出不同衰减值对应的电阻值。已知衰减值(AdB)和源&负载阻抗(50 Ohm)，请给出电阻值计算方法。 6. 电阻 类型、值系列、使用时哪些指标需要降额使用、不同封装的电阻的额定功耗。 7. 电容 类型、值系列、使用时哪些指标需要降额使用、等效电路。 8. 电感 类型、值系列、使用时主要考虑哪些指标、等效电路。贴片电感的主要供应商。SRF的含义，不同电感值的SRF 频率。 9. 射频器件:射频放大器、Mixer、滤波器、衰减器、3dB 桥、隔离器、耦合器、合/分路器、PLL Module、VCO。主要供应商，每类器件的主要指标，使用过的品牌和型号和指标。射频放大器的原理图(包括外围电路)，外围电路如何取值。 10. 射频接收通路系统指标:接收机灵敏度、接收机动态范围等、抗干扰性能。接收机灵敏度、接收机动态范围等、抗干扰性能的定义。你所熟悉的系统的接收机灵敏度公式、接收机灵敏度的值。你所熟悉的系统的抗干扰性能如何实现。 11. 射频发射通道系统指标:发射功率、杂散要求、信号质量要求。 12. 你所熟悉的系统的发射功率、杂散要求、信号质量要求。 13. 原理图经验 工具软件，网络数，如何检查原理图的正确性，原理图库是否自己做的。 14. PCB 设计经验 PCB 外形尺寸、PCB 厚度、线特征阻抗、线特征阻抗是否和频率相关，使用什么工具计算特征阻抗。 15. 高速数字信号完整性 源端/负载端匹配的原理和PCB 上的实现。降低串扰的要求。 LVDS 差分线的阻抗要求和PCB 布线要求。 17. 单板功耗 是多少(做过的单板)，如何计算。 18. 发光二极管电流计算 3.3/5V 点发光二极管，二极管电流如何选取，串联电阻值如何选取。 19. 芯片资料下载网站 哪些网站。 20. 产品开发流程(注:这个问题考官非常重视)产品开发流程描述，都有哪些阶段，每个阶段都要输出什么文档。单板/产品设计规范文档 文档的主要内容有哪些(分为哪几个部分)。单板/产品实验或测试报告文档 文档的主要内容有哪些(分为哪几个部分)。 21. 毕业设计(毕业1 年以内的应聘者需要答复)文档.文档的主要内容分为哪几个部分。 22. 说明使用过哪些仪表，建议采用表格方式描述。 仪表类型 品牌 型号 主要用来做了哪些测试，做过的东西的对应熟练程度 23. 软件使用:说明使用过哪些软件，建议采用表格方式描述。使用过的软件描述 软件名称 用此软件做过什么，做过的东西的对应熟练程度 24. 数字通信系统模型一般由哪几部分组成, 25. 简述抽样定理。 26. 简要说明香农公式。 27. 基本数字调制技术有哪些, 28. 写出幅度调制与角度调制的基本表达式。 29. 简述无线通信中多址方式的种类和含义。 30. 目前第三代移动通讯的标准主要有哪些, 31. 简述移动通信中的慢衰落含义。 32. CDMA 系统由哪几部分组成, 33. GSM 系统的上行信道和下行信道之间采用的是FDD，还是TDD, 34. 理想空间，微波的波长λ与其频率f 的关系是什么, 35. 在介质中传输的微波波长λ1 与在空气中传输的微波波长λ2 关系是什么, 36. 色散波(TE 波和TM 波)的相速是大于光速的，这是不是违背了相对论的观点,为什么, 37. 说两端口网络散射参数即S 参数的物理意义。 38. 什么是反射系数,驻波系数和反射系数有何关系, 39. 若负载阻抗为ZL ，传输线特性阻抗为Z0 ，则求电压驻波比为多少, 40. 在阻抗圆图上，从源向负载方向移动和从负载向源方向移动，该如何转源图, 41. 在阻抗圆图中，圆图旋转一周，代表多少波长, 42. 源阻抗为10 欧，负载阻抗为40 欧，如果用四分之一波长阻抗变换器来进行阻抗匹配， 则应在源和负载之间插一段特性阻抗为多少的四分之一波长的传输线, 43. 天线增益dBd 和dBi 各代表何含义，他们之间有何关系, 44. 天线是无源器件为何有增益,天线的增益和放大器的增益有何不同, 45. 在天线工程中，常把线极化天线分为水平极化和垂直极化，何为水平极化和垂直极化, 46. 为何大多数同轴传输系统是50 欧传输系统, 47. 威尔金森功分器，两个输出端口之间为何要加一电阻,不加行不行, 48. 列举两三个PIN 管的主要用途。 49. 3dB 电桥的两个输出端相位差是多少, 50. 常用的射频滤波器有那些,有那些参数, 51. 请列举出低噪声放大器的主要技术指标。 52. 低噪声放大器的设计，输入输出阻抗匹配网络按怎样的原则设计, 53. 晶体管输入输出两个端口绝对稳定的充要条件为何, 54. 隔离器和环行器的作用是什么, 55. 何为A 类，AB 类，B 类功放, 56. 用微带平行耦合线做的耦器，要使他具有最佳定向性，耦合线长度应为多长,在用微带平行耦合线做的定向耦合器中，信号的传输方向与耦合信号的传输方向有什么关系, 57. 请说出锁相环电路的基本构成(PLL)。 58. 什么是相位噪声，相位噪声的单位是什么, 59. 在锁相环电路中，鉴相频率相同的情况下，随着分频比N 的增加，PLL 的噪底如何变化, 60. dBm 和W 的关系,1W 等于多少dBm,1dBm+1dBm 等于多少dBm,1dBm+11dBm 等于 多少dBm,-110dBm+-100dBm 等于多少dBm, 61. 一个低噪声放大器的增益为20dB，噪声系数为1.5dB。现在在低噪放前加一个滤波器，滤 波器的插损为1dB。这时从滤波器的输入端看，噪声系数为多少, 用什么方法可以测试 出这个电路的噪声系数, 62. 矢量网络分析仪与标量网络分析仪的最主要区别是什么, 63. 单片机的英文全称是什么, 64. MCS-51 有几个中断源,分别是什么, 65. 列表说明单片机的寻址方式。 66. 如果有一个MCU，复位为高有效，用分立元件画出一个复位电路，并画出复位信号的波 形。 67. 看门狗是如何防止单片机程序跑飞的, 68. 列举出单片机系统中键盘的几种消抖方法。 69. MCU 或CPU 最小系统包括哪些部分,请画出最小系统连接示意图。 70. 单片机的工作电压为5V，与工件电压为3.3V, 2.5V 或1.8V 的器件相联时，怎么处理, 71. 想通过单片机的P1 口点亮LED 应该怎么实现(请用示意图表示), 72. 当新焊的板上的单片机程序不跑时，应检查哪些方面, 73. SPI 的英文全称是什么，有几个信号，分别是什么, 74. I2C 的英文全称是什么，有几个信号，分别是什么, 75. 简要说明RS-232 和RS-485 的主要差别。 76. 描述数字信号中HOLD TIME 与SETUP TIME 的概念。 77. 列表说明目前常用可编程器件的种类和特点。 78. 说明目前可编程器件通用的硬件描述语言的种类。 79. 说明目前常用可编程器件有哪些综合工具。 80. 简要说明可编程器件逻辑设计的流程。 81. 简要说明可编程器件的主要下载方式。 82. 列出主流FPGA 所支持的IO 标准。 83. FPGA 设计中常用加哪些约束以使设计达到要求, 84. 给出一段逻辑程序，并对此段逻辑程序进行说明。 85. 简要说明逻辑设计中毛刺是如何产生的，它对我们的设计有什么危害，设计中如何消除毛刺。 85. 为什么离职(如果有多个职位，则每个职位都需要说明), 86. 请描述你的职业发展意向(近(2 年左右)中(5 年左右)远(10 年左右)期的规划), 87. 为什么要应聘这个职位(可以从自己的兴趣、优势，职位提供的回报等方面分析), 88. 就你理解，你应聘的职位，主要工作职责和任务是什么,需要哪些技能, 89. 就你理解，职业给你的回报有哪几类,你近期如何看待这几类回报, 90. 请描述你现在/之前岗位的收获, 91. 请描述你的经济压力和期望的应聘职位的薪资。请描述你了解的行业内的薪资情况。 92. 影响你的职业稳定性的主要因素有哪些,影响你近期的稳定性的主要因素有哪些, 93. 描述2~3 个印象较深的工作或生活中问题解决的案例。 94. 你的优势和不足(包括个人性格上的优点和不足)(要求从两个角度答复:自己认为的，好朋友及同事认为的)。 95. 请选择一个你欣赏的熟悉的人，然后描述他的优点和不足。 96. 请描述自己希望达成的成功的定义(成功是一个面和点的组合，可以考虑从修身，齐家，治国，平天下角度来理解)。如果你对广义的成功有很好的定义或理解，也请描述。 97. 现在/之前的公司，对个人工作管理有哪些要求(纪律、职业规划、任务列表、月/周和总结、日志、培训学习、绩效反馈和提升),你认为个人工作管理有哪些内容,自己做 的如何,如何理解自己职业发展中个人工作管理的作用, 98. 现在/之前的公司，组织管理有哪些。可以从以下几个方面描述:1.日常管理和产品工作都做了哪些管理工作。2.做的好的和不好的/待改进的。 99. 现在/之前团队/组织的优点和缺点。 100. 现在/之前领导在管理上的优点和缺点。 101. 工作中是否有加班,为什么加班,对加班的看法, 102. 请描述现在每周的时间安排(一周7 天，工作生活主要哪些项目，是如何分配的)。工作之余都在做什么,都读哪些书,你印象最深的书及为什么印象最深, 103. 你如何理解职业对敬业度的要求,你如何理解自己职业发展中敬业度的要求和作用, 104. 你认为工作绩效主要体现在哪几个方面，自己的近期的工作绩效如何(要求从两个角度答复:按自己的标准。和同事相比)。 105. 近期印象最深刻的事情。为什么印象深, 106. 对此《应聘人员笔试要求及题目(射频开发及测试工程师)》的有什么改进建议(包括错别字、描述不清楚、语句不通顺等)，认为有哪些做的好的。 1、 基尔霍夫定理的内容是什么,(仕兰微电子) 基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点的电荷相等. 基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零. 2 、平板电容公式(C= εS/4 πkd) 。(未知) 3 、最基本的如三极管曲线特性。(未知) 4 、描述反馈电路的概念,列举他们的应用。(仕兰微电子) 5 、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反 馈的优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非 线性失真,有效地扩展放大器的通频带,自动调节作用)(未知) 6 、放大电路的频率补偿的目的是什么,有哪些方法,(仕兰微电子) 7 、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8 、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸) 9 、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺 点,特别是广泛采用差分结构的原因。(未知) 10 、给出一差分电路,告诉其输出电压Y+ 和Y-, 求共模分量和差模分量。(未知) 11 、画差放的两个输入管。(凹凸) 12 、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。(仕兰微电子) 13 、用运算放大器组成一个10 倍的放大器。(未知) 14 、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点 的 rise/fall 时间。(Infineon 笔试试题) 15 、电阻R 和电容C 串联,输入电压为R 和C 之间的电压,输出电压分别为C 上电压和R 上电 压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤 波器。当RC<=0.7VDD,Vil<=0.3VDD;Voh>=0.9VDD,Vol<=0.1VDD. TTL的 为:Vih>=2.0v,Vil<=0.8v;Voh>=2.4v,Vol<=0.4v. 用cmos可直接驱动ttl;加上拉后,ttl可驱动cmos. 6、如何解决亚稳态。 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 解决方法: 1 降低系统时钟 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 关键是器件使用比较好的工艺和时钟周期的裕量要大。 7、IC设计中同步复位与异步复位的区别。 同步复位在时钟沿采复位信号，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。 8、MOORE 与 MEELEY状态机的特征。 Moo re 状态机的输出仅与当前状态值有关, 且只在时钟边沿到来时才会有状态变化. Mealy 状态机的输出不仅与当前状态值有关, 而且与当前输入值有关, 这 9、多时域设计中,如何处理信号跨时域。 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO,双口RAM，握手信号等。 跨时域的信号要经过同步器同步，防止亚稳态传播。例如:时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能 进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。 如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。 10、给了reg的setup,hold时间，求中间组合逻辑的delay范围。 Delay < period - setup – hold 11、时钟周期为T,触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。 T3setup>T+T2max,T3hold>T1min+T2min 12、给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决 定最大时钟的因素，同时给出表达式。 T+Tclkdealy>Tsetup+Tco+Tdelay; Thold>Tclkdelay+Tco+Tdelay; 13、说说静态、动态时序模拟的优缺点。 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题; 14、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。 关键:将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。 15、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大, 和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 16、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。 latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符

合同

劳动合同范本免费下载装修合同范本免费下载租赁合同免费下载房屋买卖合同下载劳务合同范本下载

步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。 17、BLOCKING NONBLOCKING 赋值的区别。 非阻塞赋值:块内的赋值语句同时赋值，一般用在时序电路描述中