组成原理复习

例3.1：假设总线的时钟频率为100MHZ，总线的传输周期为4个时钟周期，总线的宽度为32位，试求总线的数据传输率。若想提高一倍数据传输率，可采取什么？解：根据总线时钟频率为100MHZ，得 1个时钟周期为1/100MHZ=0.01㎲ 总线传输周期为：0.01㎲×4=0.04㎲ 总线宽度为：32位=4B 总线的数据传输率为：4B/(0.04㎲)=100MBps 若想提高一倍数据传输率，可以在不改变总线时钟频率的前提下，将数据线宽度改为64位。也可以保持数据宽度为32位，使时钟频率增加到200MHZ。举例 没有同步时钟，双方约定字符格式：1个起始位，5～8个数据位，1个奇偶校验位，1或1.5或2个终止位。波特率：异步串行通信数据传送速率。单位时间内，传送二进制数的位数，bps,记作波特。比特率：单位时间内，传送二进制有效数据的位数，bps。异步串行通信：例3.3：画图说明用异步串行传输方式发送十六进制数据95H，要求字符格式为：1个起始位，8个数据位，1个偶校验位，1个终止位。解：数据95H，偶校验位=1⊕0⊕0⊕1⊕0⊕1⊕0⊕1=0异步串行通信：例3.4：在异步串行传输系统中，若字符格式为：1个起始位，8个数据位，1个奇校验位，1个终止位。假设波特率为1200bps，求这时的比特率。解：比特率：单位时间内，传送二进制有效数据的位数。传送一个字符需1+8+1+1=11位，有效数据位8位，故比特率为：1200×（8/11）=872.72bps例3.2：利用串行方式传送字符，每秒钟传送的比特位数，称为波特率。假设数据传送速率是120个字符/秒，每一个字符格式规定包含10个比特位（起始位、停止位、8个数据位），问传送的波特率是多少?每个比特位占用的时间是多少?解：每秒钟传送的比特（bit）位数称为波特率 波特率为：10位×120/秒=1200波特 每个比特位占用的时间Td是波特率的倒数： Td=1/1200=0.833×10-3s=0.833ms设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号(低电平有效)，用WR作读/写控制信号(高电平为读，低电平为写)。 现有下列存储芯片：1K×4位RAM；4K×8位RAM；8K×8位RAM；2K×8位ROM；4K×8位ROM；8K×8位ROM及74LSl38译码器和各种门电路，画出CPU与存储器的连接图，要求；①主存地址空间分配： 6000H一67FFH为系统程序区 6800H一6BFFH为用户程序区②合理选用上述存储芯片，说明各选几片③详细画出存储芯片的片选逻辑图。举例：解:(1)写出对应的二进制地址码（16根地址线）A15A14A13A12A11A10A9A8A7…A4A3…A06000H一67FFH为系统程序区6800H一6BFFH为用户程序区(2)确定芯片的数量及类型6000H一67FFH系统程序区，选1片2K×8位ROM；6800H一6BFFH用户程序区，选2片1K×4位的RAM芯片。A15A14A13A12A11A10A9A8A7…A4A3…A0(3)分配地址线A10~A0接2K×8位ROM芯片的片内地址线；A15A14A13A12A11A10A9A8A7…A4A3…A0A15A14A13A12A11A10A9A8A7…A4A3…A0A9~A0接1K×4位RAM的片内地址线(4)确定片选信号1、CPU的16位地址线要全接上。剩余的高位地址A15A14A13A12A11与访存控制信号MREQ共同产生存储芯片的片选信号。2、：地址线A15为低，A14为高。3、地址线A13、A12、A11分为两组：二进制编码分别为4或5。1、采用138译码器；2、地址线A13、A12、A11接到译码器C、B、A输入端；3、输出Y4有效，选中1片ROM；4、输出Y5与A10低电平同时有效，选2片RAM。(4)确定片选信号（电路实现）CPU与存储器的片选连接图A14为高，A15为低，MREQ为低，接到G1、G2A、G2B保证了三个控制端的要求；A13、A12、A11接到译码器C、D、A输入端，其输出Y4有效，选中1片ROM，Y5与A10同时有效均为低电平时，选2片RAM。 2片RAM的数据线分别与数据总线高4位和低4位双向相连。ROM的8根数据线是单向的，与CPU数据总线单向相连。RAM芯片的读/写控制端与CPU的WR相连。动态RAM刷新 刷新：将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程。 理由：某些存储单元长期得不到访问，无读出也就无重写，原信息会消失。采用定时刷新的方法，在一定的时间内，对动态RAM的全部基本单元电路作一次刷新，一般取2ms，这个时间叫做刷新周期。 由专用的刷新电路完成对基本单元电路的逐行刷新，刷新与行地址有关，通常有3种方式刷新： 以128×128矩阵为例在刷新周期2ms内，含4000个存取周期周期，前4000-128=3872个周期用于读／写操作或维持。后128个周期用于刷新。缺点：出现了访存“死区”。“死区”为：0.5us×128=64us，②分散刷新 对每行存储单元的刷新分散到每个读/写周期内完成。把存取周期分成两段，前半段用来读写或维持，后半段用来刷新。使机器存取周期变为：“读写”+“刷新”=0.5us+0.5us=1us。 这种刷新克服了集中刷新出现“死区”的缺点，但并不能提高整机的工作效率。使整机工作效率下降。以128×128矩阵为例tC=tM+tR无“死区”利用CPU对指令的译码阶段，CPU不访问主存的这段时间，安排动态RAM的刷新操作，不会出现集中刷新的“死区”。解决了分散刷新独立占据0.5us的读／写周期问，提高了整机工作效率。③分散刷新与集中刷新相结合（异步刷新）对于128×128的存储芯片（存取周期为0.5s）2ms/128=15.6s每隔15.6s刷新一行“死区”为0.5s例：按配偶原则配置0011的海明码C1C2C4100解：∵n=4根据2k≥n+k+1取k=3C1=3⊕5⊕7=1∴0011的海明码为1000011C2=3⊕6⊕7=0C4=5⊕6⊕7=0无错有错有错∴　P4P2P1=110 第6位出错，可纠正为0100101； 故要求传送的信息为0101。纠错过程如下例解：3、Cache-主存的效率e2、平均访问时间=2000/(2000+50)=0.97例：假设CPU执行某段程序时，共访问Cache命中2000次，访问主存50次。已知Cache存取周期为50ns，主存的存取周期200ns。求Cache-主存的命中率、效率、和平均访问时间。解： tc=50ns，tm=200ns，1、Cache的命中率：=50ns×0.97+200ns×(1-0.97)=54.5ns例：假设Cache的工作速度是主存的5倍，且Cache被访问命中的概率为95%，则采用Cache后，存储器性能提高多少？解：设Cache的存取周期为t，主存的存取周期为5t，则系统的平均访问时间为： ta=0.95×t+0.05×5t=1.5t性能为原来的5t/1.5t=3.33倍，即提高了2.33倍。举例例2：假设主存容量为512K×16位，Cache容量为4096×16位，块长为4个16位的字，访存地址为字地址。2、在全相联映射方式下，设计主存的地址格式：解：主存字块标记为19-b=19-2=17位。1、在直接映射方式下，设计主存的地址格式：解：访存地址为字地址，（1)字块内地址:块长为4，为2位，即b=2;（2)Cache容量4096字，Cache有4096/4=1024=210块。即c=10；3）主存容量为512K=219字，主存字地址19位，在直接映射方式下，主存字块标记为19-12=7.3、在二路组相联映射方式下，设计主存的地址格式：解：（1）字块内地址:块长为4，为2位，即b=2;（2）根据二路组相联的条件，一组内有2块。Cache共有1024块，Cache共分1024/2=512组=2q组，即q=9；（3）主存字块标记为19-q-b=19-9-2=8位。4、若主存容量为1024K×16位，块长不变，在四路组相联映射方式下，设计主存的地址格式。解：主存容量为1024K×16位，主存地址为20位。四路组相联，Cache共分1024/4=256组=2q组，q=8。主存字块标记为20-8-2=10位。例：设某机主存容量为16MB，Cache的容量为8KB。每个字块有8个字，每个字32位。设计一个四路组相联映射的Cache组织。1、画出主存地址字段中的各段位数。解：1、组相联映射的主存地址字段各段格式如图所示：解：（1)每个字块有8个字，每个字32位=4个字节，每个字块共8×4=32个字节=25个字节。主存地址字段中字块内地址字段为5位。b=5。(2)Cache容量为8KB=213B，字块大小为25B。Cache共有213B/25B=28块。根据四路组相联的条件，一组内有4块。则Cache共有：28块/22=26组，q=6位。 （3）根据主存容量为16MB=224B，得出主存地址字段中主存字块标记：S：24-6-5=13位。主存地址字段各段格式如图所示：2、设Cache初态为空，CPU依次从主存第0，1，2，…，99号单元读出100个字（主存一次读出一个字），并重复此次序读10次，问命中率是多少？解：2、由于每个字块中有8个字，而且初态Cache为空。 CPU读第0号单元时，未命中，必须访问主存，同时，将该字所在的主存块（1，2，…，7单元）调入Cache第0组中的任一块内。接着CPU读1～7号单元时均命中。 同理，CPU读第8，16，…，96号单元时均未命中。 可见CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为：解：3、根据题意，设主存存取周期为5t，Cache的存取周期为t。 没有Cache的访问时间为5t×100×10次； 有Cache访问时间为t×（1000-13）+5t×13；则有Cache和没有Cache相比，速度提高的倍数为：3、若Cache的速度是主存速度的5倍，试问有Cache和无Cache相比，速度提高多少倍？解：4、根据2求得Cache的命中率:h=0.987。 根据题意，设主存存取周期为5t，Cache的存取周期为t。 得系统的效率为：4、系统的效率为多少？ 假设磁盘存储器共有6个盘片，最外两侧盘面不能记录，每面有204条磁道，每条磁道有12个扇段，每个扇段有512B。磁盘机以7200rpm速度旋转，平均定位时间为8ms。1、计算该磁盘存储器的存储容量。解：1、6个盘片共有10个记录面，磁盘存储器的总容量为 512B×12×204×10=12533760B。例12、计算该磁盘存储器的平均寻址时间。解：2、磁盘存储器的平均寻址时间:平均寻道时间和平均等待时间。平均寻道时间:即平均定位时间为8ms，平均等待时间：与磁盘转速有关。根据磁盘转速为7200rpm（7200转/每分钟），得磁盘每转一周的平均时间为故平均寻址时间为：例1[60s/(7200rpm)]×0.5=4.165ms8ms+4.165ms=12.165ms 在程序查询方式的输入输出系统中，不考虑处理时间，每一次查询操作需要100个时钟周期，CPU的时钟频率为50MHZ。1、现有鼠标设备，CPU每秒对鼠标进行30次查询。求CPU对这个设备所花费的时间比率，由此可得出什么结论？2、现有硬盘设备，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2MBps。求CPU对这个设备所花费的时间比率，由此可得出什么结论？解：1、CPU每秒对鼠标进行30次查询，所需的时钟周期数为：100×30=3000根据CPU的时钟频率50MHZ，即每秒50×106个时钟周期，故对鼠标的查询占用CPU的时间比率： [3000/(50×106)]×100%=0.006%可见，对鼠标的查询基本不影响CPU的性能。第五章：举例解：2、对于硬盘，每32位被CPU查询一次，每秒查询 2MB/4B=512K次每秒查询的时钟周期数为 100×512×1024=52.4×106故对磁盘的查询占用CPU的时间比率 [52.4×106)/(50*106)]×100%=105%可见，即使CPU将全部时间都用于对硬盘的查询也不能满足磁盘传输的要求，CPU一般不采用程序查询方式与磁盘交换信息。 在程序查询方式的输入输出系统中，假设不考虑处理时间，每一次查询操作需要100个时钟周期，CPU的时钟频率为50MHZ。 2、现有硬盘设备，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2MBps。求CPU对这个设备所花费的时间比率，由此可得出什么结论？举例例5.3：一个DMA接口采用周期窃取方式把字符送到存储器,它支持的最大批量为400个字节。假设存取周期为100ns。每处理一次中断需要5s。现有的字符设备的传输率为9600bps，假设字符之间的传输是无间隙的。若忽略预处理所需的时间，问DMA方式每秒钟因数据传输需占用处理器多少时间？如果完全采用中断方式，又需要占用CPU多少时间？解：字符设备传输率为9600bps，每秒钟字符设备能传字符数为：9600bps/8=1200B（1200个字符）采用DMA方式，传送1200个字符需1200个存取周期，每传400个字符需中断处理一次，DMA方式每秒因数据传输占用处理器时间：0.1s×1200+5s×（1200/400）=135s若采用中断方式，每传送一个字符要申请一次中断请求，则每秒钟因传输数据占用处理器的时间为： 5s×1200=6000s第六章举例：设机器数字长为24位，欲表示±3万的十进制数，试问在保证数的最大精度的前提下，除阶符、数符各取1位外，阶码m、尾数n各取几位？满足最大精度可取 m=4， n=24–4–2=18解： 设机器数字长为8位，其中一位为符号位，补码表示范围：（-128~+127） A=-93，B=+45，求[A-B]补A=-93=-1011101；[A]补=1，0100011；B=+45=+0101101；[B]补=0，0101101； [-B]补=1，1010011结果出错。这是因为A-B=-138,超出了8位机器字长所能表示的范围（-128~+127）。这种超出机器字长的现象，叫溢出。溢出判断的有三种方法。例解：[A]补=1，0100011+[-B]补=1，101001110，1110110[A-B]补=∴A-B=（+118）10例解：[x]补=00,010;00.110100[y]补=00,001;00.101100①对阶②尾数求和[Δj]补=[jx]补–[jy]补=00,001阶差为+1∴[y]补‘=00,010;00.010110（尾数右移一位，阶码加1）[Sx]补=00.110100[Sy]补'=00.010110对阶后的[Sy]补'01.001010+尾数溢出需右规③右规[x+y]补=00,010;01.001010[x+y]补=00,011;00.100101（尾数右移一位，阶码加1）右规后∴x+y=0.100101×2114.舍入(1)0舍1入法∴x+y=(+0.100101)×211例如：x=0.1101×201，y=(–0.1010)×211，求x+y解：[x]补=00,01;00.1101[y]补=00,11;11.01101.对阶[Δj]补=[jx]补–[jy]补=-2①求阶差②对阶[x]补=00,01;00.1101=00,11;00.00111.对阶11.1001∴[x+y]补=00,11;11.1001[x]补=00,01;00.1101=00,11;00.0011+对阶后的[Sx]补'2.尾数求和3、规格化（尾数左移一位，阶码减1）[y]补=00,11;11.0110左规后[x+y]补=00,10;11.0010∴x+y=(–0.1110)×210例7.1假设指令字长16位，操作数的地址码6位，指令有零地址、一地址、二地址三种格式。1）设操作码固定，若零地址指令有P种，一地址指令有Q种，则二地址指令最多有几种？2）采用扩展操作码技术，若二地址指令有X种，零地址指令有Y种，则一地址指令最多有几种？解：（1）根据操作数地址码为6位，则二地址指令中地址码为12位，二地址指令中操作码的位数为16–12=4。4位操作码有24=16种操作。由于操作码固定，则除去了零地址指令P种，一地址指令Q种。二地址指令最多有：16–P–Q种。举例：2）采用扩展操作码技术，若二地址指令有X种，零地址指令有Y种，则一地址指令最多有几种？解：（2）采用扩展操作码技术，则二地址操作码长度为4位，一地址操作码长度为10位、零地址的操作码长度为16位。二地址指令操作码每减少一种，可多构成26种一地址指令操作码。一地址指令操作码每减少一种可多构成26种零地址指令。二地址指令有X种，则一地址指令最多有（24–X）×26种。设一地址指令有M种，则零地址指令最多有： [（24–X）×26–M]×26种。根据题中给出零地址指令有Y种， Y=[（24-X）×26-M]×26则一地址指令： M=（24-X）×26-Y×2-6 例7.2，设相对寻址的转移指令占3个字节，第一字节为操作码，第二、三字节为相对位移量（补码表示），而且数据在存储器中采用以低字节为字地址的存放方式。每当CPU从存储器取出一个字节时，即自动完成（PC）+1→PC。1）PC当前值为240（十进制），要求转移到290（十进制），转移指令的第二、三字节的机器代码是什么？解：1）相对位移量为290-243=47，补码为2FH。数据在存储器中采用以低字节为字地址的存放方式，转移指令的第二为2FH，第三字节为00H。举例：解：2）相对位移量为200-243=-43，补码为D5H。 数据在存储器中采用以低字节为字地址的存放方式，转移指令的第二为D5H，第三字节为FFH。举例：2）PC当前值为240（十进制），要求转移到200（十进制），转移指令的第二、三字节的机器代码是什么？堆栈寻址先进后出（一个入出口）栈顶地址由SP指出–11FFFH+12000H1FFFH2000H堆栈是计算机中的暂存单元•出栈操作：A(SP)，SP(SP)+1•入栈操作：SP(SP)-1,Msp(A)堆栈操作：例7.3，一条双字长直接寻址的子程序调用指令，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为2000H，SP的为0100H,栈顶内容为2746H，存储器按字节编址，而且进栈操作是先执行（SP）–Δ→SP,后存入数据。回答下列几种情况下，PC、SP、及栈顶内容各为多少？2）CALL指令被执行后。2）CALL指令被执行后，断点进栈保留。存储器按字节编址，CALL指令共占4个字节，程序断点2000H+4=2004H进栈，此时SP=（SP）–2=00FEH，栈顶内容为2004H。PC为子程序入口地址5000H。1）CALL指令被读取前。解：1）CALL指令被读取前，PC=2000H，SP=0100H，栈顶内容为2746H。3）子程序返回后。3）子程序返回后，程序断点出栈，PC=2004H，SP被修改为0100H，栈顶内容为2746H。例7.6某模型机共有64种操作，操作码固定，具有以下特点。1）采用一地址或二地址格式。2）有寄存器寻址、直接寻址、和相对寻址（位移量为-128～+127）三种寻址方式。3）有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中。4）取数/存数指令在通用寄存器和存储器之间传送数据。5）存储容量为1MB，按字节编址。要求设计：算逻指令、取数/存数指令、相对转移指令的格式，并简述理由。解：1）算逻指令格式为寄存器—寄存器型，取单字长16位。OP为操作码：6位，完成64种操作；M为寻址特征：2位，寄存器寻址、直接寻址和相对寻址；Ri和Rj各取4位，源操作数和目的操作数的寄存器编号。解：2）取数/存数指令格式为寄存器和存储器型，取双字长32位。OP为操作码，6位；M为寻址特征，2位，Ri为4位，源操作数地址（存数指令）或目的操作数地址（取数指令）；A1和A2共20位，为存储器地址，可直接访问按字节编址的1MB存储器。例7.6某模型机共有64种操作，操作码固定，具有以下特点。1）采用一地址或二地址格式。2）有寄存器寻址、直接寻址、和相对寻址（位移量为-128～+127）三种寻址方式。3）有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中。4）取数/存数指令在通用寄存器和存储器之间传送数据。5）存储容量为1MB，按字节编址。要求设计：算逻指令、取数/存数指令、相对转移指令的格式，并简述理由。解：3）相对转移指令为一地址格式，取单字长16位，格式如下：其中，OP为操作码，6位，M为寻址特征，2位，A为位移量8位，对应位移量为-128～+127。例7.6某模型机共有64种操作，操作码固定，具有以下特点。1）采用一地址或二地址格式。2）有寄存器寻址、直接寻址、和相对寻址（位移量为-128～+127）三种寻址方式。3）有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中。4）取数/存数指令在通用寄存器和存储器之间传送数据。5）存储容量为1MB，按字节编址。要求设计：算逻指令、取数/存数指令、相对转移指令的格式，并简述理由。倒82设某机有4个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4降序排列，各中断源的服务程序中所对应的屏蔽字如下表所示。(1)给出上述4个中断源的中断处理次序。解：(1)4个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4（响应次序），根据表，4个中断源的处理次序是按3→1→4→2降序排列。CPU执行程序的轨迹2）CPU响应1的请求，执行1的服务程序。在1的服务程序中屏蔽字1101，开中断指令后转去执行3的服务程序。在3的服务程序中屏蔽字1111，3的服务程序不被中断，结束后又回到1的服务程序。处理次序是按3→1→4→2降序排列。CPU执行程序的轨迹2）1的服务程序结束后，CPU先响应2的请求，执行2的服务程序，2的服务程序中设置了屏蔽字0100，意味着1、3、4可中断2的服务程序。在开中断指令之后转去执行4的服务程序，4的服务程序执行结束后回到2的服务程序的断点处，继续执行2的服务程序，直至该程序执行结束。处理次序是按3→1→4→2降序排列。例9.2单总线计算机结构如图所示，其中M为主存，XR为变址寄存器，EAR为有效地址寄存器，LATCH为锁存器。 图中各寄存器的输入和输出均受控制信号控制，例如，PCi表示PC的输入控制信号，MDRo表示MDR的输出控制信号。假设指令地址已存干PC中，画出“ADDX，D”(x为变址寄存器XR，D为形式地址)和“STA﹡D”（﹡表示相对寻址，D为相对位移量）两条指令的指令周期信息流程图，并列出相应的控制信号序列。解（1）“ADDX,D”指令取指周期和执行周期的信息流程及相应的控制信号如图所示，图中Ad（IR）为形式地址。（2）“STA﹡D”指令取指周期和执行周期的信息流程及相应的控制信号如图所示，图中Ad（IR）为相对位移量的机器代码。 设某计算机的CPU主频为8MHZ，每个机器周期平均含2个时钟周期，每条指令的指令周期平均有2.5个机器周期。 试问该机的平均指令执行速度为多少MIPS? 若CPU主频不变，但每个机器周期平均含4个时钟周期，每条指令的指令周期平均有5个机器周期，则该机的平均指令执行速度又是多少MIPS? 由此可得出什么结论？解：由于主频为8MHz，所以时钟周期为1/8=0.125μs，机器周期为0.125×2=0.25μs，指令周期为0.25×2.5=0.625μs。1、平均指令执行速度为1/0.625μs=1.6MIPS。2、若CPU主频不变，机器周期含4个时钟周期，每条指令平均含5个机器周期，则指令周期为0.125×4×5=2.5μs， 故平均指令执行速度为l/2.5μs=0.4MIPS。3、可见机器的运行速度并不完全取决于主频。注意：1ms=10-3s;1μs=10-6s；1ns=10-9s;1ps=10-12s例10.2设CPU内部结构如图所示，且PC有自动加1功能。此外还有B、C、D、E、H、L6个寄存器（图中未画）．它们各自的输入端和输出端都与内部总线Bus相连，并分别受控制信号控制。要求写出完成下列指令组合逻辑控制单元所发出的微操作命令及节拍安排。 (l)ADDB，C ；(B)+(C)→B (2)SUBE,@H ;(E)+((H))→E，寄存器间接寻址 (3)STA@mem ;ACC→((mem))存储器间接寻址解：(l)完成“ADDB，C”指令所需的微操作命令及节拍：取指周期T0 PC→Bus→MAR，1→RT1 M(MAR)→MDR， (PC)+l→PCT2 MDR→Bus→IR，OP(IR)→微操作命令形成部件执行周期T0 C→Bus→R1T1 (B)+(R1)→ALU→R2；B通过总线送ALUT2 R2→Bus→B(2)完成“SUBE，@H”指令所需的微操作命令及节拍:取指周期 T0 PC→Bus→MAR，1→R T1 M(MAR)→MDR，(PC)+l→PC T2 MDR→Bus→IR，OP(IR)→微操作命令形成部件间址周期 T0 H→Bus→MAR，1→R T1 M(MAR)→MDR执行周期 T0 MDR→Bus→R1 T1 (E)–(R1)→ALU→R2；E通过总线送ALU T2 R2→Bus→E(3)完成“STA@mem”指令所需的微操作命令及节拍:取指周期 T0 PC→Bus→MAR，1→R T1 M(MAR)→MDR，(PC)+l→PC T2 MDR→Bus→IR，OP(IR)→微操作命令形成部件间址周期 T0 Ad(IR)→Bus→MAR，1→R T1 M(MAR)→MDR执行周期 T0 MDR→Bus→MAR，1→W T1 ACC→Bus→MDR T2 MDR→M(MAR) 某机的微指令格式中，共有8个控制字段，每个字段可分别激活5、8、3、16、1、7、25、4种控制信号。分别采用直接编码和字段直接编码方式设计微指令的操作控制字段，并说明两种方式的操作控制字段各取几位。解：(l)采用直接编码方式： 微指令的操作控制字段的总位数等于控制信号数。 5+8+3+16+l+7+25+4=69(2)采用字段直接编码方式： 已知8个控制字段，各段可激活的控制信号数，加上每个控制字段至少要留一个码字表示不激活任何一条控制线。微指令的8个控制字段分别给出6，9、4、17、2、8、26、5种状态，对应3、4、2、5、l、3、5、3位，故微指令的操作控制的总位数为： 3+4+2+5+1+3+5+3=26例10.4 某机共有52个微操作控制信号，构成5个相斥类的微命令组，各组分别包含5、8、2、15、22个微命令。已知可判定的外部条件有两个，微指令字长28位。(1)按水平型微指令格式设计微指令，微指令的下地址字段直接给出后续微指令地址。(2)指出控制存储器的容量。解：（1）5个相斥类的微命令组，分别包含5、8、2、15、22个微命令，5个控制字段分别需给出6、9、3、16、23种状态，对应3、4、2、4、5位（共I8位），条件测试字段取2位。 微指令字长为28位，下地址字段取28-18-2=8位，微指令格式如图所示。（2）根据下地址字段为8位，微指令字长为28位，得控制存储器的容量为28×28=256×28位。例10.6