毕业设计（论文）-基于FPGA电子密码锁设计

毕业设计（）-基于FPGA电子密码锁设计 摘 要 随着电子技术的发展，具有防盗报警等功能的电子密码锁代替密码量少、安全性差的机械式密码锁已是必然趋势。电子密码锁与普通机械锁相比，具有许多独特的优点:保密性好，防盗性强，可以不用钥匙，记住密码即可开锁等。目前使用的电子密码锁大部分是基于单片机技术，以单片机为主要器件，其编码器与解码器的生成为软件方式。在实际应用中，由于程序容易跑飞，系统的可靠性能较差。 本文主要阐述了一种基于现场可编程门阵列FPGA器件的电子密码锁的设计方法。用FPGA器件构造系统，所有算法完全由硬件电路来实现，使得系统的工作可靠性大为提高。由于FPGA具有现场可编程功能，当设计需要更改时，只需更改FPGA中的控制和接口电路，利用EDA工具将更新后的设计下载到FPGA中即可，无需更改外部电路的设计，大大提高了设计的效率。因此，采用FPGA开发的数字系统，不仅具有很高的工作可靠性，而且升级也极其方便。 本文采用EDA技术，利用Quartus II工作平台和硬件描述语言，设计了一种电子密码锁，并通过一片FPGA芯片实现。 关键词:电子密码锁;FPGA;硬件描述语言;EDA Abstract With the development of electronic technology, electronic password lock with burglar alarm and other functions replacing less password and poor security mechanical code lock is an inevitable trend. compared electronic password lock with ordinary mechanical locks, it has many unique advantages : confidentiality, and security in nature, do not use the key, remember password can unlock it etc .Most electronic password locks we used now is based upon SCM technology ,SCM is its mainly device ,and the creating of encoding and decoding devices is the fashion of Software mode. In practical application, the reliability of the system may be worse because of easy running fly of the programme. This paper mainly expatiates a design method of electronic password lock based upon Field Programmable Gate Array device. We use FPGA devices to construct system , all of the algorithm entirely achieved by the hardware circuit , because of FPGA has the function of ISP , when the design needs to be changed We only need to change the control and interface circuit of FPGA,EDA tools are used to download the updated design to FPGA without changing the design of the external circuit , this greatly enhance the efficiency of the design .Therefore , we use FPGA to empolder the digital system has not only high reliability but also extremely convenient of upgrading and improvement .In this paper ,we use EDA technology , Quartus II platform and hardware description language designing an electronic password lock ,and it achieved through an FPGA chip. Key words: electronic password lock;FPGA;hardware description language;EDA 目 录 1 绪论 (标部分的格式很多不对，检查修改) ........................................................1 1.1 本课题研究的国内外现状及其发展 ..................................................................2 1.2 本课题研究的目的和意义 ..................................................................................2 2 关键技术简介 ...............................................................................................................4 2.1 FPGA硬件设计描述 ...........................................................................................4 2.1.1 FPGA的设计流程 .................................................................................4 2.1.2 VHDL语言的基本结构 .........................................................................6 2.1.3 自上而下(TOP DOWN)的设计方法 .................................................7 2.2 设计语言、仿真平台与开发系统 ......................................................................8 2.3 用Quartus?进行系统开发的设计流程 .............................................................8 3 系统总体设计 ...............................................................................................................9 3.1 电子密码锁设计的原理 .....................................................................................9 3.2 的提出 ....................................................................................................... 10 3.3 系统设计要求 ................................................................................................... 11 3.4 系统设计描述 ................................................................................................... 11 3.5 各功能模块描述 ............................................................................................... 12 3.6 系统流程........................................................................................................... 13 4 系统详细设计 ............................................................................................................. 15 4.1 输入模块........................................................................................................... 15 4.1.1 时序产生电路 ...................................................................................... 16 4.1.2 按键消抖电路 ...................................................................................... 17 4.1.3 键盘扫描电路 ...................................................................................... 20 4.1.4 键盘译码电路 ...................................................................................... 21 4.1.5 键盘输入模块的实现 ........................................................................... 22 4.2 电子密码锁控制模块 ....................................................................................... 23 4.2.1 控制模块的描述 .................................................................................. 23 4.2.2 控制模块的状态图与ASM图 .......................... 错误～未定义书签。21 4.2.3 控制模块的实现 .................................................................................. 27 4.3 电子密码锁显示模块 ....................................................................................... 28 I 4.3.1 数码管显示原理 .................................................................................. 28 4.3.2 译码显示的实现 .................................................................................. 31 5 系统仿真 ..................................................................................................................... 32 5.1 系统的有关编译与仿真 ................................................................................... 32 5.2 去抖模块的仿真 ............................................................................................... 32 5.3 密码锁输入电路的仿真 ................................................................................... 33 5.4 密码锁控制电路的仿真 ................................................................................... 34 5.5 系统整体仿真 ................................................................................................... 35 5.6 数码管译码器仿真 ........................................................................................... 36 6 .结束语 ......................................................................................................................... 37 致谢 ................................................................................................................................. 38 参考文献 ......................................................................................................................... 39 II 基于FPGA的电子密码锁设计 1 绪论 随着大规模和超大规模可编程器件在FPGA技术支持下的广泛应用，使现代化 设计计算已进入一个全新的阶段，从设计思想、设计工具一直到实现方式都发生了诸多变化。 在FPGA技术中，最为引人瞩目的是以现代电子技术为特征的逻辑设计仿真测试技术。改技术只需通过计算机就能对所设计的电子系统从不同层次的性能特点上进行一些列准确测试和仿真;在完成实际系统的设计后，还能对系统上的目标器件进行边界扫描测试。随着技术的发展，科技的日趋夜新电子密码锁种类比较多，发展更是快。电子密码锁系统主要由电子锁体、电子密匙等部分组成，一把电子密匙里能存放多组开锁密码，用户在使用过程中能够随时修改开锁密码，更新或配制钥匙里开锁密码。一把电子锁可配制多把钥匙。下面就是现在主流电子密码锁。 遥控式电子防盗锁目前常见的遥控式电子防盗锁主要有光遥控和无线电遥控两类。键盘式电子密码锁从目前的技术水平和市场认可程度看，使用最为广泛的是键盘式电子密码锁，该产品主要应用于保险箱、保险柜和金库，还有一部分应用于保管箱和运钞车。卡式电子防盗锁使用各种“卡”作为钥匙的电子防盗锁是当前最为活跃的产品，无论卡的种类如何多种多样，按照输入卡的操作方式，都可分为接触式卡和非接触式卡两大类。生物特征防盗锁人的某些与生俱来的个性特征(如手、眼睛、声音的特征)几乎不可重复，作为“钥匙”就是唯一的(除非被逼迫或伤害)，因此，利用生物特征做密码的电子防盗锁，也特别适合金融业注重“验明正身”的行业特点。 本文介绍的基于FPGA的电子密码锁电路具有显示接口，显示时可以是明文也可以是密文星号。由于FPGA具有ISP功能，当用户需要更改时，如增加口令位数和更改口令权限管理时，只需更改FPGA中的控制和接口电路，利用EDA工具将更新后的设计下载到FPGA中即可，无需更改外部电路，这就大大提高了设计效率。而且采用FPGA设计的电子密码锁与单片机控制的电子密码锁相比结构简单、具有更高的系统保密性和可靠性。这种基于FPGA的电子密码锁可以应用在办公室、仓库、宾馆等人员经常变动的场所。 FPGA技术是现代电子工程领域的一门新技术，提供了基于计算机和信息技术的电路系统设计的方法。它是从计算机辅助设计(CAD)、计算机辅助制造(CAM)、计算机辅助测试(CAT)和计算机辅助工程(CAE)等技术发展而来的。设计者只需要对系统功能进行描述，在FPGA工具的帮助下即可完成系统设计，从而为电子产品的设计和开发缩短了实践降低了成本，提高了系统的可靠性。 - 1 - 基于FPGA的电子密码锁设计 1.1 本课题研究的国内外现状及其发展 随着人们生活水平的提高和安全意识的加强，对安全的要求也就越来越高。锁自古以来就是把守护门的铁将军，人们对它要求甚高，既要安全可靠的防盗，又要使用方便，这也是制锁者长期以来研制的主题。随着电子技术的发展，各类电子产品应运而生，电子密码锁就是其中之一。据有关资料介绍，电子密码锁的研究从20世纪30年代就开始了，在一些特殊场所早就有所应用。这种锁是通过键盘输入一组密码完成开锁过程。研究这种锁的初衷，就是为提高锁的安全性。由于电子锁的密钥量(密码量)极大，可以与机械锁配合使用，并且可以避免因钥匙被仿制而留下安全隐患。电子锁只需记住一组密码，无需携带金属钥匙，免除了人们携带金属钥匙的烦恼，而被越来越多的人所欣赏。电子锁的种类繁多，例如数码锁，指纹锁，磁卡锁，IC卡锁，生物锁等。但较实用的还是按键式电子密码锁。 20世纪80年代后，随着电子锁专用集成电路的出现，电子锁的体积缩小，可靠性提高，成本较高，是适合使用在安全性要求较高的场合，且需要有电源提供能量，使用还局限在一定范围，难以普及，所以对它的研究一直没有明显进展。 目前，在西方发达国家，电子密码锁技术相对先进，种类齐全，电子密码锁已被广泛应用于智能门禁系统中，通过多种更加安全，更加可靠的技术实现大门的管理。在我国电子锁整体水平尚处于国际上70年代左右，电子密码锁的成本还很高，市场上仍以按键电子锁为主，按键式和卡片钥匙式电子锁已引进国际先进水平，现国内有几个厂生产供应市场。但国内自行研制开发的电子锁，其市场结构尚未形成，应用还不广泛。国内的不少企业也引进了世界上先进的技术，发展前景非常可观。希望通过不断的努力，使电子密码锁在我国也能得到广泛应用。 目前使用的电子密码锁大部分是基于单片机技术，以单片机为主要器件，其编码器与解码器的生成为软件方式。在实际应用中，由于程序容易跑飞，系统的可靠性能较差。基于现场可编程逻辑门阵列FPGA器件的电子密码锁，用FPGA器件构造系统，所有算法完全由硬件电路来实现，使得系统的工作可靠性大为提高。由于FPGA具有现场可编程功能，当设计需要更改时，只需更改FPGA中的控制和接口电路，利用EDA工具将更新后的设计下载到FPGA中即可，无需更改外部电路的设计，大大提高了设计的效率。 1.2 本课题研究的目的和意义 为了使现在的电子密码锁更能智能化的管理，让人们更能方便的使用，让其具 - 2 - 基于FPGA的电子密码锁设计 有更高的安全性和经济性，针对基于单片机的电子密码锁的不足之处，本文采用EDA技术，利用Quartus?工作平台硬件描述语言，设计一种电子密码锁，并通过一片FPGA芯片实现。采用VHDL语言使用自顶向下的方法对系统进行了描述，并在FPGA芯片Cyclone?上实现。设计充分利用了FPGA的资源可编程特性，可高效率的对系统进行升级与改进。设计的密码锁可设置任意密码，比一般的四位密码锁具有更高的安全可靠性，因此，采用FPGA 开发的数字系统,不仅具有很高的工作可靠性,其升级与改进也极其方便，应用前景十分良好。 - 3 - 基于FPGA的电子密码锁设计 2 关键技术简介 2.1 FPGA硬件设计描述 2.1.1 FPGA的设计流程 FPGA设计流程包括系统设计和设计实现，系统方案完成之后即进入设计实现阶段的工作，他以系统方案为输入，进行RTL级描述、功能仿真(RTL级仿真)、逻辑综合、布线前门级仿真、适配(布局布线)、时序仿真(布线后门级仿真)、时序分析、器件编程、系统验证一系列流程的处理才能完成FPGA芯片的设计，其设计流程如图2.1所示。需要说明的是，如果仿真验证不对或者某一步有错，就要返回修改。有必要检查和修改的地方有RTL级描述、系统方案、约束和测试激励等。一般情况下，对RTL级的描述即原理图或者HDL设计代码的修改最多也最有效。修改后要重新走一遍流程。有时要反复修改，经过多次这样的迭代才能完成最后的设计。 在理论上，把VLSI(Ultra Large Scale Integration，超大规模集成电路)的设计描述为6个层次[1，2]，即系统级(系统功能、参数定义)、算法级(描述系统功能行为)、RTL级、门级(逻辑门)、电路级(晶体管)、版图级(物理工艺)。每一级又都分3个侧面来描述:行为域描述、结构域描述、物理域描述。但在实际情况中往往把算法级行为域描述或者RTL级行为域描述都称为行为级描述。 - 4 - 基于FPGA的电子密码锁设计 图2.1 系统设计流程(左边的箭头线太短了，最好和右边对称) 对于FPGA的设计而言，不需要关心电路级和版图级，只考虑系统级、算法级、RTL级、门级4个层次的行为域描述和结构域描述即可。上述的FPGA系统设计中的系统实际上是指系统级和算法级，而“RTL级描述”主要是指RTL级行为域的描述。在门级，由综合工具产生的门级网表来描述。 FPGA的设计流程和相关概念说明如下: 库:指FPGA器件厂家提供的工艺库和EDA工具提供的通用库(如IEEE库等)。工艺库中有各种宏功能模块和基本功能单元，含有他们的行为级模型、门级模型、布线模型等信息。 需要说明的是，系统行为仿真和RTL级功能仿真有时要用到某种功能模块，例如RAM模型。对于RAM模型的控制信号，不同的厂家其规定不一定相同，如写使能信号，有的厂家规定高电平有效，有的厂家规定低电平有效。其实，在厂家提供的工艺库中， RAM模型有行为级模型、门级模型、版图级模型等。而行为级模型只是规定其功能，无延时信息，跟工艺无关，但门级模型和版图级模型跟工艺密切相关。解决的方法是系统行为仿真时可以使用高级语言自己建立一个模型或者调用厂家库中提供的行为级模型，功能仿真时调用行为级模型，时序仿真时调用门级模型。 - 5 - 基于FPGA的电子密码锁设计 测试激励:指测试文件，他调用FPGA设计的顶层模块，同时产生顶层模块需要的输入信号，称之为激励信号，使用行为描述即可，不要求可综合。仿真时他作为最顶层的文件，从而可以观察FPGA的输出是否正确。所有的仿真都可使用同一个测试激励。 约束:指对逻辑综合和布局布线时的约束。包括器件型号、速度、面积、功耗、引脚分配、时钟网络资源的分配、模块在器件中的定位等约束。一部分在软件中设置，一部分以约束文件的形式存在。 2.1.2 VHDL语言的基本结构 VHDL(Very high speed integrated circuit Hardware Description Language)硬件描述语言从高于逻辑级的抽象层次上描述硬件的功能、信号连接关系及定时关系。VHDL的设计流程如2.2图。 硬 件总体综合:面向FPGA编写HDL代码软件模拟网表验方案和ASIC 证 图2.2 VHDL的设计流程 一个完整的VHDL语言程序通常包含实体(Entity)、结构体(Architecture)、配置(Configuration)、包集合(Package)和库(Library)五个部分。 1、实体 实体说明部分是说明一个器件的外观视图，即从器件外部看到的器件外貌，其中包括器件的端口，同时也可以定义参数，并把参数从外部传入模块内部，主要用于描述所设计的系统的外部接口。 2、结构体 结构体是描述一个器件的内部视图，是次级设计单元。在其对应的初级设计单元实体说明被编译并且被并入设计库之后，它就可以单独地被并入该设计库中。结构体描述一个设计的结构和行为，把一个设计的输入和输出之间的关系建立起来。一个设计可以有多个结构，分别代表该器件的不同实现方案。根据对一个器件设计由抽象到具体的过程，可把结构体的描述方式分为三个层次:行为描述方式、寄存器传输描述方式(RTL)和结构描述方式。 - 6 - 基于FPGA的电子密码锁设计 3、库 库是经编译后的实体、结构体、包集合和配置的集合。使用库时总要在设计单元的前面予以说明。一旦说明，库中的数据对该设计单元就是可见的，从而共享已经编译过的设计结果。VHDL语言中存在的库大致有IEEE库、STD库、ASIC厂家提供的库、用户定义的库和现行作业库。 4、包集合 包集合属库中的一个层次，是一种可编译的源设计单元。它收集了VHDL语言中所用到的信号、常数、数据类型、函数和过程的说明等。用户可以构造一个包集合，用以存放常数、数据类型、函数和过程，该包集合经编译后便自动加到WORK库中。使用库中的包集合时，在打开库后要用USE语句说明，例如: LIBRARY IEEE; USE IEEE.STD-LOGIC-1164.ALL; 5、配置 配置语句从一个库中为一个实体选择一个特定的结构体，是一种放在库中的被编辑单元，并有相应的配置名。通过配置技术，可以选取多种不同的结构体，以便对一个设计任务采用仿真工具进行多种配置的性能实验。另外，配置说明和规定的特性还可以用在多层描述中。 2.1.3 自上而下(TOP DOWN)的设计方法 自上而下的设计方法是现代电子系统的新型设计策略，它从设计的总体要求出发，自上而下地逐步从系统数学模型的设计与仿真，到数据流级的设计与仿真，选择系统，最后完成系统硬件的整体设计。VHDL的自上而下的设计方法不仅体现在它的基本结构由描述外视特性的实体与描述内视行为和结构的结构体构成，同一实体可以有一个以上的结构体，以便设计方案的选择，还体现在系统硬件设计过程的三个层次:行为级描述与仿真、RTL级描述与仿真、逻辑综合与门级仿真。逻辑综合与所使用的逻辑综合工具有关，由逻辑综合优化工具生成具体的门级逻辑电路的EDIF(Electronic Design Interchange Format)网表。EDIF网表是一种标准接口，它是一个以ASCII字符为基础的中间互换格式，被大多数供应商提供的CAE/CAD系统所支持。半导体制造厂基于这种网表生成ASIC芯片的制造工艺，FPGA则基于这种网表生成用以配置FPGA芯片的位流文件。这三种仿真贯穿系统硬件设计的全过程，从而可以在系统设计早期发现设计中存在的问题，与传统的自下而上的后期仿真相比大大缩短系统的设计周期，并且利于方案的综合评价与选取。这是用VHDL语言设计 - 7 - 基于FPGA的电子密码锁设计 系统硬件的最突出的优点。 2.2 设计语言、仿真平台与开发系统 (1)硬件描述语言 电子密码锁的设计采用了功能强大的通用硬件描述语言VHDL，它具有很强的行为描述能力，设计方法灵活，可以支持自顶向下(Top Down)和基于库(Library-Based) 的设计方法，硬件描述与具体的工艺技术和硬件结构无关，能轻易地改变设计的规模和结构，标准、规范易于共享与复用，易于向ASIC移植。 (2)Quartus?软件开发工具 本设计采用的软件开发工具是美国Altera公司的Quartus?，它支持多种设计输入方法，包括原理图输入、文本输入(如AHDL，VHDL，Verilog HDL文本文件)和第三方EDA工具输入文件(如EDIF，HDL，VQM文件)，利用该工具所配备的编辑、编译、仿真综合、芯片编程等功能，可将设计电路图或电路描述程序变成基本的逻辑单元写入到可编程的芯片中(如FPGA芯片)，做成ASIC芯片。 (3)EDA实验开发系统 设计中采用的EDA实验开发系统，主要用于提供可编程逻辑器件的下载电路及EDA实验开发的外围资源，供硬件验证用。一般包括:?实验或开发所需的各类基本信号发生模块;?FPGA/CPLD输出信息显示模块;?监控程序模块;?目标芯片适配座以及上面的FPGA/CPLD目标芯片和下载电路。 2.3 用Quartus?进行系统开发的设计流程 使用Quartus?进行电子密码锁设计的流程为 (1)编写VHDL程序(使用VHDL File)(见附录); (2)编译VHDL程序(使用Compiler); (3)仿真验证VHDL程序(使用Waveform Editor， Simulator); (4)进行芯片的时序分析(使用Timing Analyzer); (5)安排芯片管脚位置(使用Floorplan Editor); (6)下载程序至芯片(使用Programmer)。 - 8 - 基于FPGA的电子密码锁设计 3 系统总体设计 3.1 电子密码锁设计的原理 1、编码总量的确定 电子密码锁随机开锁成功的概率定义为: P=1/NT 其中P为随机开锁成功概率，NT为密码编码总量。显然要使密码锁保密安全性高，NT应尽可能大，使P趋于零，但NT越大，相应电路越复杂，密码的记忆与操作也越麻烦。故NT应有合理的上限和下限。 下限NTL的选择应使密码落在随机开锁可能成功的操作时区以外。若每一次开锁操作时间为t，为便于做随机试验，将NT分为n段并期望在1/n段的1/2处开锁成功。此时 p=1/2n 则随机开锁试验期望成功的时间为: Tr=NT×t/2n 假定系统设计不考虑误码输入的保护，密码锁在无保护的情况下使操作人员任意作随机开锁试验的时间为TEN，则: NTL=(2n×TEN t)×x，其中x为最低安全系数。即: TEN=(NTL×t/2n)/x 显然若使NT>=NTL，则Tr>TEN，则使分段随机试验不易成功。 由此可得出数字密码锁的编码总量设定是系统设计安全性、保密性的首要技术指标。一般来说，当NT选定之后，NT的上限NTH原则上是越大越安全，但一般设计时取NTH=(10,1000)NTL较为合理。 2、编码制式的选择 编码制式应根据NT的大小选取，可分为如下三种: (1)密码的各位都可以重码:NT1=ai; (2)密码的非相邻位可以重码:NT2=a(a-1)i; (3)密码的任何一位都不能重码:NT3=a(a-1)……(a-i+1)。 其中a为基数，i为位数，a和i的选取应该满足NT?NTL ， a=2，3，4，10， - 9 - 基于FPGA的电子密码锁设计 12，14，16。 现在以最常用的a=10，i=6为例，可以计算出NT2=0159NT 1，NT 3=0.15N T1，所以编码制式考虑是否重码对NT有很大影响。 另外，相同制式下不同的基底对编码总量NT会有影响，而且基底的选择也会影响到硬件电路的设计。 本文设计的密码锁采用十进制编码，密码各位允许重码，为简化电路设计，密码锁口令采用对串行脉冲计数的方式输入。 3、误码输入的保护措施 如前所述，电子密码锁的设计应考虑自身的安全保密性，由于编码和捕捉密码的实验都是随机的，若要使P=1 NT趋近于0，必须采取误码输入的保护措施。假定设定的误码输入次数不超过三次，误码达到三次时系统应关闭主控电路，拒绝大于三次的密码输入，并且系统进入报警状态。系统正常状态的恢复可采用万能密码输入或者系统掉电恢复。 3.2 方案的提出 方案一:采用数字电路控制。虽然采用数字密码锁电路的好处是设计简单，但是由于其是纯电路实际，在系统运行时，延时会比较严重。 方案二:通过单片机实现，现在一种新的方案就是采用一种是用以AT89S51为核心的单片机控制方案。虽然有灵活的设计和丰富的IO端口，但是单片机设计的缺点是程序运行时容易出现跑飞现象。 通过以上比较显然单片机方案有较大的活动空间，不但能实现所要求的功能而且能在很大的程度上扩展功能，而且还可以方便的对系统进行升级，但是由于所学知识不能将其有效的应用，现有环境不能满足，而且单片机的密码锁有一定的不足之处，在运行时程序有时会产生PC指针错误，还有基于现在所学知识的应用，所以基于以上比较提出了第三种方案。 方案三:利用FPGA设计电子密码锁，其成本低，设计方便(有相应的开发板)，现有资源充足，实现比较容易，更利于系统的维护改进和升级，可靠性更高，更安全。 通过以上比较描述，本设计采用基于FPGA的电子密码锁设计方案。 - 10 - 基于FPGA的电子密码锁设计 3.3 系统设计要求 设计一个具有较高安全性和较低成本的通用电子密码锁，具体功能要求如下: (1)数码输入:每按下一个数字键，就输入一个数值，并在显示器上的显示出 该数值，同时将先前输入的数据依序左移一个数字位置。 (2)数码清除:按下此键可清除前面所有的输入值，清除为“0000”。 (3)密码更改:按下此键时会将目前的数字设定成新的密码。 (4)激活电锁:按下此键可将密码锁上锁。 (5)解除电锁:按下此键会检查输入的密码是否正确，密码正确即开锁。 3.4 系统设计描述 本系统为一个简洁型的电子密码锁，该系统以开发板为主要核心，采用4*4的键盘，前10个键为数字键，8个数码管显示密码输入，后面的按键实现电子密码锁的 。 各个功能，总体外观如图3.1所示 扬声器 1234 5678 FPGA控 制模块 90*# 密码解锁确定上锁清除 图3.1 电子密码锁外观图 上图为在实验开发板上实现，使用开发板有十六个按键，分别对应数字0到9和各个功能键，LED显示为开发板上数码管显示。 - 11 - 基于FPGA的电子密码锁设计 3.5 设计思路及各功能模块描述 电子密码锁可以由三个部分组成:数字密码输入电路、密码锁控制电路、密码锁显示电路。作为密码锁的输入部分，可选择的方案有数字机械式键盘和触摸式数字键盘等多种。考虑种种因素主要是成本和使用寿命因素，本设计采用通用的数字机械式键盘。数字电子密码锁的显示信息电路可采用LED数码管显示和液晶屏幕显示两种。液晶显示具有高速显示、高可靠性、易于扩展和升级等优点，但是普通液晶显示屏存在亮度低、对复杂环境的适应能力差等缺点，在低亮度的环境下还需要加入其它辅助的照明设备，驱动电路设计相对复杂，因此本设计的显示电路使用通用的LED数码管。 根据以上选定的输入设备和器件，并考虑到实现各项数字密码锁功能的具体要求。本设计分为三个大的功能模块。图3.2为数字电子密码锁系统总体框图。 电子密码锁输入模块 键盘扫描电路时序产生电路 扫描信号 键盘按键输入按键消抖电路键盘译码电路 密码锁控制电路 寄存器清楚信号发生电路 报警器电路 按键数据缓开/关门锁电路数值比较电路存器 显示电路 BCD七段译码电路 七段数码管 图3.2 数字电子密码功能模块图 (1) 密码锁输入电路包括时序产生电路、键盘扫描电路、键盘弹跳消除电路、 - 12 - 基于FPGA的电子密码锁设计 键盘译码电路等几个小的功能电路。 模块的功能是:将用户通过键盘输入的数字密码，确认密码是否输入，产生电路中使用的三种不同频率的工作脉冲波形，即系统时钟脉冲、弹跳消除取样信号和键盘扫描信号;为了加强按键按下的准确性加了去抖模块。 作为电子密码锁的输入电路，数字密码输入电路可采用一个4×4的通用开发板上的键盘作为本设计的输入设备。开发板键盘具有低成本、可靠性高、构成电路简单、技术成熟和应用广泛等特点，因此将其应用到通用电子密码锁中还是比较适宜的。 (2) 密码锁控制电路包括按键数据的缓冲存储电路，密码的清除、变更、存储、激活电锁电路(寄存器清除信号发生电路)，密码核对(数值比较电路)，解锁电路(开/关门锁电路)等几个小的功能电路。 模块功能:用于密码的更改，密码的清除，以及对密码锁的工作状态更改，对输入密码次数的计数功能，还有就是更智能化，更符合人们的思维，按键的时候都是习惯看输入数字的移位情况。 (3)密码显示电路主要将显示数据的BCD码转换成相对应的编码。如，若选用七段数码管显示电路，主要将待显示数据的BCD码转换成数码器的七段显示驱动编码。 从图3.2系统的总体走向图可知:通过时序产生键盘扫描信号，由键盘输入密码或者功能按键，当然在这过程中要经过按键去抖，最后将将所输入的键盘值译码得到具体的数字或者功能键;将输入值输入键盘数据存储器，在这里面可以将键盘值存储或者清除，再经过比较电路，比较输入值与原来存储的是否一致，如果一致则开启锁，如果不一致则报警(在报警后可以通过输入万能密码或者断电复位等可以解决);在经过存储电路时，同时将所输入的值通过LED显示出来，显示将通过BCD译码电路，将所获取的值显示在LED数码管上。 3.6 系统流程 系统流程图如图4.1:(不能光有一个图，必须配有对图的文字说明，把系统的流程说清楚) - 13 - 基于FPGA的电子密码锁设计 开始 系统复位， 初始化 什么都不是 不与相应的功能键值相等 报警键盘输入 判断为密码输入 还是功能输入 是密码输入是功能输入 否 密码输入功能输入输入判断密码是否判断是什么功显示输入正确能 是与相应的功能键值相等解锁执行功能 图3.3 系统流程图 - 14 - 基于FPGA的电子密码锁设计 4 系统详细设计 4.1 输入模块 图4.1是电子密码锁的输入电路框图，由键盘扫描电路、弹跳消除电路、键盘译码电路、按键数据缓存器，加上外接的一个3×4矩阵式键盘组成。 123 键盘输入按键数据 456键盘译码按键数据弹跳消除 路电 路缓存器电 789 工作时钟脉冲信号*0# 键盘扫描信号键盘扫描电路 图4.1电子密码锁的输入电路框图 矩阵式键盘是一种常见的输入装置，在日常的生活中，矩阵式键盘在计算机、电话、手机、微波炉等各式电子产品上已经被广泛应用。图2.3是一个3×4矩阵式键盘的面板配置图，其中数字0,9作为密码数字输入按键，*作为“上锁”功能按键，#作为“解锁/清除”功能按键。 经提升电阻至VCC KX2 KX1 KX0 键盘扫描信号 KY3(00) 1110123 456KY2(01) 1101 789KY1(10) 1011 *0#KY0(11) 0111 图4.2 3×4矩阵式键盘的面板配 表4.1 行扫描信号、列按键输入信号与按键位置的关系 KY311111111110110110101101101011011011 - 15 - 基于FPGA的电子密码锁设计 ~KY10 0 0 1 1 1 1 1 1 1 1 1 0 KX201101 110 011 101 110 011 101 110 011 101 110 ~KX1 0 按键1 2 3 4 5 6 7 8 9 * 0 # 号 4.1.1 时序产生电路 本时序产生电路中使用了三种不同频率的工作脉冲波形:系统时钟脉冲(它是系统内部所有时钟脉冲的源头，且其频率最高)、弹跳消除取样信号、键盘扫描信号。 当一个系统中需使用多种操作频率的脉冲波形时，最方便的方法之一就是利用一计数器来产生各种需要的频率。也就是先建立一个N位计数器，N的大小根据电路的需求决定，N的值越大，电路可以分频的次数就越多，这样就可以获得更大的频率变化，以便提供多种不同频率的时钟信号。若输入时钟为CLK，N位计数器的输出为Q[N-1..0]，则Q(0)为CLK的2分频脉冲信号，Q(1)为CLK的4分频脉冲信号，Q(2)为CLK的8分频脉冲信号……Q(N-1)为CLK的2N分频脉冲信号;Q(5 DOWNTO 4)取得的是一个脉冲波形序列，其值依00,01,10,11,00,01周期性变化，其变化频率为CLK的32分频。我们利用以上规律即可得到各种我们所需要频率的信号或信号序列。 CLK_1K: IN STD_LOGIC ; --系统原始时钟脉冲(1 kHz) KEY_IN: IN STD_LOGIC_VECTOR (2 DOWNTO 0); --按键输入 CLK_SCAN: OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; --( 仿真时用)键盘扫描序列 DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; --数字输出 DATA_F: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; --功能输出 FLAG_N: OUT STD_LOGIC ; --数字输出标志 FLAG_F: OUT STD_LOGIC ; --功能输出标志 CLK_CTR: OUT STD_LOGIC; --控制电路工作时钟信号 CLK_DEBOUNCE: OUT STD_LOGIC --(仿真时用)去抖电路工作时钟信号 - 16 - 基于FPGA的电子密码锁设计 4.1.2 按键消抖电路 由于设计采用的矩阵式键盘是机械开关结构，因此在开关切换的瞬间会在接触点出现信号来回弹跳的现象，对于电子密码锁这种灵敏度较高的电路这种弹跳将很可能会造成误动作输入，从而影响到密码锁操作的正确性。 从图4.2中可以观察出弹跳现象产生的原因，虽然每次只是按下按键一次然后放掉，然而实际产生的按键信号却不知跳动一次，经过取样信号的检查后，将会造成误判断，以为键盘按了两次。 如果调整抽样频率(如图4.3所示)，可以发现弹跳现象获得了改善。 图4.2 弹跳现象产生错误的抽样结果 如果调整抽样频率，弹跳现象就可以获得改善。 图4.3 调整抽样频率后得到的抽样结果 因此必须加上弹跳消除电路，避免误操作信号的发生。特别要注意的是，弹跳消除电路所使用的脉冲信号的频率必须比其他电路使用的脉冲信号的频率更高;通常将扫描电路的工作频率定在100KHz左右，而将弹跳消除电路的工作频率定在200KHZ左右，其工作频率通常是前者的2倍或者更高。 弹跳消除电路的实现原理如图4.4所示，先将键盘的输入信号D_IN做为电路的输入信号，CLK是电路的时钟脉冲信号，也就是取样信号，D_IN经过两级D触发器 VCC延时后再使用RS触发器处理。 13 AND2 DFFDFFD_OUT6SQPRNPRND0D1D_INNOT- 17 - DQDQAND2QR9 NOT7CLRNCLRN 11108 CLK 基于FPGA的电子密码锁设计 图4.4 弹跳消除电路的内部实现原理图 此处RS触发器的前端连接和非门的处理原则是: (1) 因为一般人的按键速度至多是10次/秒，亦即一次按键时间是100 ms，所以按下的时间可估算为50 ms。以取样信号CLK的周期为8 ms计，则可以取样到6次。 (2) 对于不稳定的噪声，在4 ms以下则至多抽样一次。 (3) 在触发器之前，接上AND-NOT之后，SR的组态如表1.2所示。 表4.3 RS触发器真值表 S R D-OUT 0 0 不变 1 0 1 0 1 0 消除抖动模块程序如下: --DEBOUNCING.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; LIBRARY ALTERA; USE ALTERA.MAXPLUS2.ALL; ENTITY DEBOUNCING IS PORT(D_IN, CLK: IN STD_LOGIC; DD1, DD0, QQ1, QQ0 : OUT STD_LOGIC; D_OUT, D_OUT1: OUT STD_LOGIC ); END ENTITY DEBOUNCING ; ARCHITECTURE ART OF DEBOUNCING IS COMPONENT DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC; Q: OUT STD_LOGIC); END COMPONENT DCFQ; SIGNAL VCC, INV_D : STD_LOGIC ; SIGNAL Q0, Q1 : STD_LOGIC ; SIGNAL D1, D0 : STD_LOGIC ; BEGIN VCC <= '1' ; - 18 - 基于FPGA的电子密码锁设计 INV_D <= NOT D_IN ; U1: DCFQ PORT MAP (CLK => CLK, CLRN => INV_D, PRN => VCC, D =>VCC , Q => Q0); U2: DCFQ PORT MAP (CLK => CLK, CLRN => Q0, PRN => VCC, D =>VCC , Q => Q1); PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN D0 <= NOT Q1; D1 <= D0; END IF ; END PROCESS ; DD0 <= D0; DD1 <= D1; QQ1 <= Q1; QQ0 <= Q0; D_OUT <= NOT (D1 AND NOT D0); D_OUT1 <= NOT Q1 ; END ARCHITECTURE ART; --DCFQ.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DCFQ IS PORT(CLK, CLRN, PRN, D: IN STD_LOGIC; Q: OUT STD_LOGIC); END ENTITY DCFQ ; ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN='0' AND PRN='1' THEN Q<='0'; ELSIF CLRN='1' AND PRN='0' THEN Q<='1'; ELSIF CLK'EVENT AND CLK='1' THEN Q <=D; END IF ; END PROCESS ; - 19 - 基于FPGA的电子密码锁设计 END ARCHITECTURE ART; 这段程序的作用就是通过对信号的分频处理，从而将按键产生的不规则信号转换为便于识别的按键信号，达到消除抖动的目的。 4.1.3 键盘扫描电路 扫描电路的作用是用来提供键盘扫描信号(表4.1中的KY3,KY0)的，扫描信号变化的顺序依次为1110,1101,1011,0111,1110……依序的周而复始。扫描时依序分别扫描四列按键，当扫描信号为1110时扫描KY3这一排按键;当扫描信号为1101室，扫描KY2这一排按键;当扫描信号为1011时，扫描KY1这一排按键;当扫描信号为0111时，扫描KY0这一排按键。每扫描一排按键就检查一次是否有键被按下，如果这排没有按键被按下就忽略，反之，如果出现被按下的键则立刻进行按键编码的动作，且将编码的结果储存于寄存器中。 --扫描信号发生器 COUNTER : BLOCK IS SIGNAL Q: STD_LOGIC_VECTOR(5 DOWNTO 0); SIGNAL SEL: STD_LOGIC_VECTOR (3 DOWNTO 0); --1110-1101-1011-0111 BEGIN PROCESS (CLK_1K) IS BEGIN IF CLK_1K'EVENT AND CLK_1K ='1' THEN Q <= Q+1; END IF; C_DEBOUNCE <= Q(2) ; --去抖时钟信号, 大约125 Hz C_KEYBOARD <= Q(2 DOWNTO 1) ; -- 产生键扫信号***“00-01-10-11”, 大约16 Hz --C_DEBOUNCE <= Q(1) ; --仿真时用 --C_KEYBOARD <= Q(5 DOWNTO 4) ; --仿真时用 CLK <= Q(0) ; END PROCESS; CLK_DEBOUNCE<=C_DEBOUNCE; SEL <= "1110" WHEN C_KEYBOARD=0 ELSE "1101" WHEN C_KEYBOARD=1 ELSE "1011" WHEN C_KEYBOARD=2 ELSE - 20 - 基于FPGA的电子密码锁设计 "0111" WHEN C_KEYBOARD=3 ELSE "1111"; CLK_SCAN <= SEL ; END BLOCK COUNTER ; 4.1.4 键盘译码电路 在密码输入电路中，按键又分为数字按键和文字按键，每一个按键可能负责不同的功能，例如清除键、上锁键和解锁键等。数字按键主要是用来输入数字的，但是键盘所产生的输出是无法直接拿来用作密码锁控制电路的输入的，另外，不同的按键具有不同的功能，所以必须由键盘译码电路来规划每个按键的输出形式，以便执行相应的动作。 键盘译码电路主要将所对应的键盘值设定成所要用的功能键，其主要程序如下: --键盘译码 KEY_DECODER : BLOCK SIGNAL Z : STD_LOGIC_VECTOR(4 DOWNTO 0) ; --按键位置 BEGIN PROCESS(CLK) BEGIN Z <= C_KEYBOARD & C ; IF CLK'EVENT AND CLK = '1' THEN CASE Z IS WHEN "11101" => N <= "0000" ; --0 WHEN "00011" => N <= "0001" ; --1 WHEN "00101" => N <= "0010" ; --2 WHEN "00110" => N <= "0011" ; --3 WHEN "01011" => N <= "0100" ; --4 WHEN "01101" => N <= "0101" ; --5 WHEN "01110" => N <= "0110" ; --6 WHEN "10011" => N <= "0111" ; --7 WHEN "10101" => N <= "1000" ; --8 WHEN "10110" => N <= "1001" ; --9 WHEN OTHERS => N <= "1111" ; END CASE ; END IF ; - 21 - 基于FPGA的电子密码锁设计 键盘输入模块的实现 mmsr clk_1kdata_n[3..0] key_in[2..0]data_f[3..0] flag_n flag_f ksrclk kscan[3..0] kpos[1..0] inst1 图4.7 键盘输入电路符号图 模块外部信号端口: clk_1k:时钟脉冲输入端口，为系统提供工作的时钟脉冲。 key_in:按键输入端口，为按键输入提供输入信号。 kscan:键盘扫描序列(仿真时用)，为按键扫描提供信号。 data_n:数字输出端口，为数字的输出提供信号。 data_f:功能输出端口，为功能的输出提供信号。 flag_n::数字输出标志，用于识别数字是否输出。 flag_f:功能输出标志，用于识别功能是否输出。 ksrclk:键盘输入采样时钟。 kpos:按键位置，用于识别按键所在位置提供信号。 模块内部信号: scan:键扫信号“00,01,10,11”寄存器 k_ksrclk:去抖时钟信号，为去抖提供信号。 c:键盘输入去抖后的寄存器，用于键盘去抖后存储键盘输入的寄存器。 n，f:数字、功能按键译码值的寄存器，用于存储数字、功能按键译码后的值。 fn，ff:数字、功能按键标志值数字、功能按键。 q:模块内部信号，用于识别各个信号所用。 k_pos:按键位置信号，用于提供按键位置所在信号。 - 22 - 基于FPGA的电子密码锁设计 4.2 电子密码锁控制模块 4.2.1 控制模块的描述 控制锁的控制模块是整个电路的控制中心，主要完成对数字按键输入和功能按键输入的相应控制。 1、数字按键输入的响应控制 (1)如果按下数字键，第一个数字会从显示其的最右端开始显示，此后每新按一个数字时，显示器上的数字必须左移一个数码管，以便将新的数字显示出来。 (2)假如要更改输入的数字，可以按倒退按键来清除前一个输入的数字，或者按清除键清除所有出入的数字，再重新输入四位数。 (3)由于这里设计的是一个四位的电子密码锁，所以当输入的数字键超过预设位数时，电路不予理会，而且不再显示以后的数字。 2、功能按键输入的响应控制 (1)清除键:清除所有的输入数字，即作归零动作。 (2)激活电锁键:按下此键时可将密码锁的门上锁(上锁前必须预先设定一个四位的数字密码)。 (3)解除电锁键:按下此键会检查输入的密码是否正确，若密码正确无误则开门。 使用电子密码锁的时候，只会用到三种工作模式，其中输入文字模式用的是数字按键，只有上锁和开锁两个模式必须占用功能按键。但是在实际操作中，难免会有按错键的情况发生，使得“清除输入”功能是用的机率很高，所以在设计中共设置了两个功能按键，其中“接触电锁”和“清除电锁”共用一个功能按键，另一个功能按键是“激活电锁”。 --控制电路 --CTRL.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CTRL IS PORT (DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 23 - 基于FPGA的电子密码锁设计 DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0); FLAG_N: IN STD_LOGIC; FLAG_F: IN STD_LOGIC; CLK: IN STD_LOGIC; ENLOCK: OUT STD_LOGIC; --1: LOCK, 0: UNLOCK DATA_BCD: OUT STD_LOGIC_VECTOR (15 DOWNTO 0)); END ENTITY CTRL ; ARCHITECTURE ART OF CTRL IS SIGNAL ACC, REG: STD_LOGIC_VECTOR (15 DOWNTO 0); ACC用于暂存键盘输入的信息，REG用于存储输入的密码 -- SIGNAL NC: STD_LOGIC_VECTOR (2 DOWNTO 0); SIGNAL RR2, CLR, BB, QA, QB: STD_LOGIC; SIGNAL R1, R0: STD_LOGIC; BEGIN --寄存器清零信号的产生进程 PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN R1<=R0; R0<=FLAG_F; END IF; RR2<=R1 AND NOT R0; CLR<=RR2; END PROCESS; --按键输入数据的存储、清零进程 KEYIN_PROCESS : BLOCK IS SIGNAL RST, D0, D1: STD_LOGIC ; BEGIN RST <= RR2; PROCESS(FLAG_N, RST) IS BEGIN IF RST = '1' THEN ACC <= "0000000000000000" ; --CLEAR INPUT NC <= "000" ; ELSE IF FLAG_N'EVENT AND FLAG_N = '1' THEN - 24 - 基于FPGA的电子密码锁设计 IF NC < 4 THEN ACC <= ACC(11 DOWNTO 0) & DATA_N ; NC <= NC + 1 ; END IF; END IF ; END IF ; END PROCESS ; END BLOCK KEYIN_PROCESS ; --上锁/开锁控制进程 LOCK_PROCESS : BLOCK IS BEGIN PROCESS(CLK, DATA_F) IS BEGIN IF (CLK'EVENT AND CLK = '1') THEN IF NC = 4 THEN IF DATA_F(2) = '1' THEN --上锁控制信号有效 REG <= ACC ; --密码存储 QA <= '1' ; QB <= '0'; ELSIF DATA_F(0) = '1' THEN --开锁控制信号有效 IF REG = ACC THEN --密码核对 QA<= '0'; QB <= '1' ; END IF ; ELSIF ACC = "1000100010001000" THEN --设置“8888”为万用密码 QA <= '0' ; QB<= '1'; END IF ; END IF; END IF ; END PROCESS ; END BLOCK LOCK_PROCESS ; --输出上锁/开锁控制信号 ENLOCK <= QA AND NOT QB ; --输出显示信息 DATA_BCD<= ACC ; END ARCHITECTURE ART; - 25 - 基于FPGA的电子密码锁设计 对密码控制电路模块进行时序仿真如下图: FLAG_N为数字输出标志，高电平时确认输出数字，FLAG_F为功能输出标志，密码控制模块根据4位按键输入在判断其为功能输入还是数字输入后输出16位BCD码。 图5.3密码锁控制电路仿真结果图 - 26 - 基于FPGA的电子密码锁设计 接通电源 NO初始状态 NONO KSRCLK YES ,CQD’EVENTAND CQD=0 YESYES FLAG_NFLAG_F 数字键输入功能键输入NODATA_NDATA_F 报警状态 MIMAINDATA_F=”0100NO”SETIN=0万能密码OLD=0YES ACC不等于错误状态REGACC=REG DATA_F=”00NOENLOCKSETIN01” ACC="1001100YESYES110011001" 设置、清楚解锁状态密码 图4.9 控制模块的ASM图 4.2.2 控制模块的实现 生成符号图4.10 ctrl data_n[3..0]mimain data_f[3..0]setin flag_nold flag_fenlock ksrclkdata_bcd[15..0] inst - 27 - 基于FPGA的电子密码锁设计 图4.10 控制模块电路符号图 模块外部信号端口: data_n:数字输入端口，用于提供数字输入信号。 data_f:功能输入端口，用于提供功能输入信号。 flag_n:数字输入标志，用于识别数字是否输入。 flag_f:功能输入标志，用于识别功能是否输入。 ksrclk:键盘输入采样时钟，用于提供键盘输入的采样时钟。 enlock:密码锁控制信号输出端口，提供密码锁控制信号输出。 data_bcd:按键显示输出端口，用于提供按键显示输出信号。 mimain:密码输入标志，用于提供密码输入信号。 setin:密码设定标志，提供密码设置信号。 old:旧密码设置标志，提供旧密码设置标志。 模块内部信号: acc:暂存键盘输入信息 reg:密码存储位置 4.3 电子密码锁显示模块 4.3.1 数码管显示原理 数字显示主要由LED数码管实现。LED可单独使用，也可组装成分段式或点阵式LED显示器件。分段式显示器由7条线段围成8型，每一段包含一个发光二极管，外加正向电压时二极管导通，发出清晰的光，有红、黄、绿等色。可以按照相关的规律控制各个发光段的亮、灭，这样就能达到显示各种字形或者符号的目的。图4.11介绍了左边右边是共阴式和共阳式LED数码管的原理图，以及共阴式的连接法和驱动原理。 - 28 - 基于FPGA的电子密码锁设计 图4.11 七段数码管电路图 BCD七段译码器的输入时一位BCD码(以D、C、B、A表示)，输出是数码管各段的驱动信号(以Fa~Fg表示)，也称4——7译码器。若用它驱动共阴极LED数码管，则输出应为高有效，即输出高1时，相应显示段发光。例如，当输入8421码DCBA=0100时，应显示4，即要求同时点亮b、c、f、g段，熄灭a、d、e段，故译码器的输出应为Fa~Fg=0110011，这也是一组代码，常称为段码。同理，根据组成0~9这10个字形的要求可以列出8421BCD七段译码器的真值表，见表4.12。 - 29 - 基于FPGA的电子密码锁设计 表4.2 七段译码器真值表 主要程序设计如下: LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DECL7S IS PORT ( A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) ; END ; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS( A ) BEGIN CASE A IS WHEN "0000" => LED7S <="0111111" ; WHEN "0001" => LED7S <="0000110" ; WHEN "0010" => LED7S <="1011011" ; - 30 - 基于FPGA的电子密码锁设计 WHEN "0011" => LED7S <="1001111" ; WHEN "0100" => LED7S <="1100110" ; WHEN "0101" => LED7S <="1101101" ; WHEN "0110" => LED7S <="1111101" ; WHEN "0111" => LED7S <="0000111" ; WHEN "1000" => LED7S <="1111111" ; WHEN "1001" => LED7S <="1101111" ; WHEN "1010" => LED7S <="1110111" ; WHEN "1011" => LED7S <="1111100" ; WHEN "1100" => LED7S <="0111001" ; WHEN "1101" => LED7S <="1011110" ; WHEN "1110" => LED7S <="1111001" ; WHEN "1111" => LED7S <="1110001" ; WHEN OTHERS => NULL ; END CASE ; END PROCESS ; END ; 4.3.2 译码显示的实现 生成电路符号图4.13: ym data_bcd[3..0]dout7[6..0] inst 图4.13译码显示电路符号图 模块外部信号端口: A:密码信号输入端口，提供密码信号输入。 LED7S:密码锁状态信号显示灯，提供状态显示信号。 - 31 - 基于FPGA的电子密码锁设计 5 系统仿真 5.1 系统的有关编译与仿真 在计算机辅助电子系统设计出现以前，人们一直采用传统的硬件电路设计方法来设计系统的硬件。这种硬件设计方法的主要特点是:(1)采用自底向上的设计方法;(2)采用通用的逻辑器件;(3)在系统硬件设计的后期进行仿真和调试;(4)主要设计文件是电原理图。传统的硬件电路设计方法已经沿用几十年，是目前广大电子工程师所熟悉和掌握的一种方法。 随着电子技术和计算机的飞速发展，一种崭新的、采用硬件描述语言的硬件电路设计方法已经兴起。EDA(电子设计自动化)技术是90年代电子设计的最新技术，能使电子系统设计人员在计算机上完成电路的设计、分析、仿真、指标测试，直到印刷电路板的自动化设计，它的出现给硬件电路设计带来一次重大的变革。利用EDA技术进行电子系统的设计，具有以下几个特点:(1)用软件的方式设计硬件;(2)用软件的方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的;(3)设计过程中可用有关软件进行各种仿真;(4)系统可现场编程，在线升级;(5)整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 本节主要是阐述设计在Quartus II7.0软件中实现编译与仿真。 在Quartus II7.0在输入源程序后，我们需要建立一个工程，在工程中我们要把设计文件加入工程中;然后选择仿真器和综合器类型值得注意的是如果选择默认的“NONE”,表示选择Quartus II软件中自带的仿真器和综合器，结合自己的设计，在此我选择默认项“NONE”;最后选择目标芯片。在“Family”栏选择芯片系列，在此我选择“Cyclone II”系列再选择此系列的具体芯片EP2C35F484C6。 工程建立以后，可以进行源程序的编译。选择“Processing”Start Compilation,启动全程编译。 5.2 去抖模块的仿真 图5.1为键盘输入防抖电路的仿真结果图，由图上可以看出，原来的弹跳现象经过防抖电路处理后已经清除了， - 32 - 基于FPGA的电子密码锁设计 图5.1 键盘输入防抖电路的仿真结果图 由图中可以看出，键盘扫描出的信号弹跳现象可以得到改善。 5.3 密码锁输入电路的仿真 电路原理图5. 2: mmsr INPUTOUTPUTclk_1kdata_n[3..0]clk_1kdata_n[3..0]VCCINPUTOUTPUTkey_in[2..0]data_f[3..0]key_in[2..0]data_f[3..0]VCCOUTPUTflag_nflag_nOUTPUTflag_fflag_fOUTPUTksrclkksrclkOUTPUTkscan[3..0]kscan[3..0]OUTPUTkpos[1..0]kpos[1..0] inst1 图5. 2密码输入电路原理图 图5.3为密码锁输入电路的仿真结果图，图中的输出信号kscan，是为便于仿真时观察中间结果而增加的观测点的输出。 图5.3 密码锁输入电路仿真结果图 输入信号KEY_IN[2..0]依序依011,101,110,011,101的顺序周期性循环，对键盘进行扫描。如有按键发生，键盘扫描输出信号CLK_SCAN做出反应。 - 33 - 基于FPGA的电子密码锁设计 5.4 密码锁控制电路的仿真 电路原理图5.4: ctrl INPUTOUTPUTdata_n[3..0]mimaindata_n[3..0]mimainVCCINPUTOUTPUTdata_f[3..0]setindata_f[3..0]setinVCCINPUTOUTPUTflag_noldflag_noldVCCINPUTOUTPUTflag_fenlockflag_fenlockVCCINPUTOUTPUTksrclkdata_bcd[15..0]ksrclkdata_bcd[15..0]VCC inst 图5.4密码锁控制电路原理图 图5.5是密码锁控制电路仿真结果图。 图5.5 密码锁控制电路仿真结果图 - 34 - 基于FPGA的电子密码锁设计 5.5 系统整体仿真 设置新密码部分(初始时有出厂时设置的密码为“0000”，用户设置的新密码为 : “”0622)，具体仿真如图5.6 图5.6 密码锁系统整体电路仿真结果图 上锁部分(按下“*11#” 时表示上锁，设置完毕后上锁键ENLOCK有效)，具体仿真如图5.7: 图5.7 密码锁系统整体电路仿真结果图(二) - 35 - 基于FPGA的电子密码锁设计 5.6 数码管译码器仿真 电路原理图5.8: ym INPUTOUTPUTdata_bcd[3..0]dout7[6..0]data_bcd[3..0]dout7[6..0]VCC inst 图5.8 密码锁显示电路原理图 A为4位输入，为BCD码格式，通过译码电路，输出7位译码，在LED数码管上显示相应的数字信息。仿真图如5.9: 图5.9 密码锁显示电路仿真结果图 - 36 - 基于FPGA的电子密码锁设计 6 .结束语 本系统是基于FPGA来完成的，用现有资源PC机、便携式EDA/SOPC/DSP实验系统, Quartus II 7.0开发系统来完成。本系统经过详细设计，代码编译仿真等，实现了一个简单的电子密码锁。设计的重点在于控制模块的设计，因为此模块是整个系统的核心，因此在这个模块中花的时间也是最多的，在整体仿真中，能从仿真图上看到功能的具体实现，但是仿真图不能完全仿真显示完所有的仿真结果，这个问题一直是比较困惑的，考虑许久，判定是时钟信号给的不够多造成后面无法完全显示完成吧，可能还有一些问题没考虑到吧，系统也存在一定的不足，由于时间上的限制和环境的限制，比如在显示模块做的比较简单，还有报警模块等，都没真正的考虑完全，这些都有待以后提高。 - 37 - 基于FPGA的电子密码锁设计 致 谢 在论文完成之际，我要特别感谢我的指导老师XX老师的热情关怀和悉心指导。在我撰写论文的过程中，XX老师倾注了大量的心血和汗水，无论是在论文的选题、构思和资料的收集方面，还是在论文的研究方法以及成文定稿方面，我都得到了XX老师悉心细致的教诲和无私的帮助，特别是他广博的学识、深厚的学术素养、严谨的治学精神和一丝不苟的工作作风使我终生受益，在此表示真诚地感谢和深深的谢意。 在论文的写作过程中，也得到了许多同学的宝贵建议，同时还到许多在工作过程中许多同事的支持和帮助，在此一并致以诚挚的谢意。 感谢所有关心、支持、帮助过我的良师益友。 最后，向在百忙中抽出时间对本文进行评审并提出宝贵意见的各位专家表示衷心地感谢～ 再次感谢所有关心和支持我的老师，朋友和我的家人，感谢他们对我的关心和支持。 - 38 - 基于FPGA的电子密码锁设计 参考文献 [1] 李连华.基于FPGA的电子密码锁设计.中国科技信息,2006,(01):64 [2] 许琦.基于FPGA的电子密码锁的设计.科技信息,2006,(10):240-241 [3] 王卫兵,刘克刚,朱秋萍.用FPGA的电子密码锁.电子技术,2005,(01):26-28 [4] 赵益丹,徐晓林,周振峰.电子密码锁的系统原理、设计程序及流程图.嘉兴学院学报,2003,15(S1):103-105 [5] 陆重阳,卢东华.FPGA技术及其发展趋势.微电子技术,2003,(01):5-7 [6] 王晓勇.FPGA的基本原理及运用.舰船电子工程,2005,(02):82-85 [7] 程耀林.FPGA的系统设计方法解析.现代电子技术,2005,(19):90-93 [8] K. Benkrid, A. Benkrid and S. Belkacemi .Efficient FPGA hardware development: A multi-language approach .Journal of Systems Architectur -e, 2007(04):184-209 [9] Altera, Novas Team for FPGA Visibility Enhancement .Electronic News (North America).2006,(11):12 [10] 张忠.自顶向下的FPGA设计.电子产品世界,1998,(11):33-34,72 [11] 路而红.专用集成电路设计与电子设计自动化.北京:清华大学出版社,2004:162-181,239-280,329-332 [12] 罗杰,康华光.两种硬件描述语言VHDL/Verilog的发展及其应用.电气电子教学学报, 2002,24(04):1-5 [13] 曹建国, 王威, 王丹. 一种基于VHDL的电子密码锁的设计与实现.沈阳大学学报 , 2006,18(04):77-79 [14] 谭会生，瞿遂春.EDA技术综合应用实例与分析.西安:西安电子科技大学出版社,2004.1-42,64-85 [15] 梁丽.电子密码锁的计算机仿真设计.计算机仿真,2005,22(02):218-220 [16] Wayne Wolf(基于FPGA的系统设计:英文版(北京:机械工业出版社，2005 - 39 -