CMOS全加器课程设计CMOS全加器
课程设计报告
姓名：
学号：
班级：
一、电路逻辑功能分析
A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕Ci
Co=ACi+BCi+AB=(A⊕B)Ci+AB
全加器真值表：
A B Ci
S Co
A B Ci
S Co
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CMOS全加器
课程设计
姓名：
学号：
班级：
一、电路逻辑功能分析
A、B分别为加数与被加数，Ci为低位向本位的进位值，S为“和”，Co为本位向高位的进位值。全加器的逻辑关系为：S=A⊕B⊕Ci
Co=ACi+BCi+AB=(A⊕B)Ci+AB
全加器真值表：
A B Ci
S Co
A B Ci
S Co
0 0 0
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二、电路结构的设计
该电路传输门1与反相器构成异或门，传输门2与反相器构成同或门，其输出分别为A⊕B、
。同或门与异或门的关系为：只要将异或门的输出端反相，如A变成
，那么异或门就变成了同或门，反之亦然。该电路实现全加器的原理为：
因为
S= A⊕B⊕Ci=( A⊕B)
+（
）Ci
当
=0，A⊕B=1时，S=
当
=1，A⊕B=0时，S= Ci
因此，求和只需用一个2选1数据选择器，用A⊕B和
作为控制信号，用Ci与
作为输入信号即可。
图中传输门3和4组成2选1数据选择器。
进位信号：Co=( A⊕B) Ci+AB
当A⊕B=0，则A=B=1 Co=1=A=B ， A=B=0 Co=0=A=B，即Co选择A或B。
当A⊕B=1，则A
B，Co=Ci，即Co选择Ci。
因此，同样用一个2选1电路，用A⊕B和
作为控制信号，Co在A和Ci选择。图中传输门5和6构成2选1电路，完成进位信号输出功能。输出端反相器一方面可以增加驱动能力，另一方面可以完成反相还原极性，因为数据选择器输入信号是
和
。
三、全加器线路图:
四、全加器网表:
fulladder.sp文件:
* SPICE netlist written by S-Edit Win32 2.06
* Written on Jun 12, 2011 at 23:16:01
* Waveform probing commands
.probe
.options probefilename="Module0.dat"
+ probesdbfile="H:\fulladder\fulladder.sdb"
+ probetopmodule="Module0"
.include "H:\fulladder\ml2_125.md"
VPower Vdd Gnd 5
va A Gnd PULSE (0 5 50n 5n 5n 50n 100n)
vb B Gnd BIT ({0011} lt= 50n ht= 50n on=5 off=0 rt=5n ft=5n)
vci Ci Gnd PWL (0ns 0V 200ns 0V 205ns 5V 400ns 5V)
.tran 1n 400n
.print tran v(A) v(B) v(Ci) v(S) v(Co)
* Main circuit: Module0
M1 N13 A Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M2 N14 N12 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M3 N10 N13 B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M4 N12 A B Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M5 N6 Ci Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M6 N2 N1 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M7 Co N5 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M8 N12 B A Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M9 N10 B N13 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M10 N6 N10 N1 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M11 Ci N12 N1 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M12 N13 N12 N5 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M13 N6 N10 N5 Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M14 S N2 Gnd Gnd NMOS L=2u W=5u AD=66p PD=24u AS=66p PS=24u
M15 N13 A Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M16 N14 N12 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M17 N10 A B Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M18 N12 N13 B Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M19 N6 Ci Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M20 N2 N1 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M21 Co N5 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M22 N12 B N13 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M23 N10 B A Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M24 N6 N14 N1 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M25 Ci N10 N1 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M26 N13 N12 N5 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M27 N6 N12 N5 Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
M28 S N2 Vdd Vdd PMOS L=2u W=9u AD=66p PD=24u AS=66p PS=24u
* End of main circuit: Module0
fulladder.spc文件:
* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;
* TDB File: H:\fulladder\fulladder, Cell: Cell0
* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext
* Extract Date and Time: 06/12/2011 - 22:58
.include "H:\fulladder\ml2_125.md"
VPower VDD GND 5
va A GND PULSE (0 5 50n 5n 5n 50n 100n)
vb B GND BIT ({0011} lt= 50n ht= 50n on=5 off=0 rt=5n ft=5n)
vci Ci GND PWL (0ns 0V 200ns 0V 205ns 5V 400ns 5V)
.tran 1n 400n
.print tran v(A) v(B) v(Ci) v(S) v(Co)
* WARNING: Layers with Unassigned AREA Capacitance.
*
*
*
*
*
*
* WARNING: Layers with Unassigned FRINGE Capacitance.
*
*
*
*
*
*
*
*
* WARNING: Layers with Zero Resistance.
*
*
*
*
* NODE NAME ALIASES
* 1 = VDD (33,36)
* 2 = VDD (186,-80)
* 5 = Co (186,-4.5)
* 6 = S (163,3.5)
* 8 = VDD (29,-80.5)
* 9 = VDD (107.5,-27)
* 10 = VDD (80,-77.5)
* 11 = Ci (52.5,5.5)
* 12 = B (100.5,-63.5)
* 15 = A (30.5,6.5)
* 18 = GND (27,-22)
M1 Co 3 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u
* M1 DRAIN GATE SOURCE BULK (183 18 185 27)
M2 S 4 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u
* M2 DRAIN GATE SOURCE BULK (160 18 162 27)
M3 4 16 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=247.5p PS=145u
* M3 DRAIN GATE SOURCE BULK (137 18 139 27)
M4 13 A VDD VDD PMOS L=2u W=9u AD=148.5p PD=87u AS=247.5p PS=145u
* M4 DRAIN GATE SOURCE BULK (40 18 42 27)
M5 16 19 Ci VDD PMOS L=2u W=9u AD=99p PD=58u AS=49.5p PS=29u
* M5 DRAIN GATE SOURCE BULK (114 18 116 27)
M6 14 Ci VDD VDD PMOS L=2u W=9u AD=148.5p PD=87u AS=247.5p PS=145u
* M6 DRAIN GATE SOURCE BULK (62.5 18 64.5 27)
M7 16 17 14 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u
* M7 DRAIN GATE SOURCE BULK (91.5 18 93.5 27)
M8 3 20 13 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u
* M8 DRAIN GATE SOURCE BULK (143.5 -45 145.5 -36)
M9 3 20 14 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u
* M9 DRAIN GATE SOURCE BULK (166 -45 168 -36)
M10 17 20 VDD VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=49.5p PS=29u
* M10 DRAIN GATE SOURCE BULK (189.5 -75 191.5 -66)
M11 3 20 13 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u
* M11 DRAIN GATE SOURCE BULK (143.5 -83.5 145.5 -78.5)
M12 17 20 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u
* M12 DRAIN GATE SOURCE BULK (189.5 -36 191.5 -31)
M13 3 19 14 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u
* M13 DRAIN GATE SOURCE BULK (166 -83.5 168 -78.5)
M14 Co 3 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u
* M14 DRAIN GATE SOURCE BULK (183 -18 185 -13)
M15 S 4 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u
* M15 DRAIN GATE SOURCE BULK (160 -18 162 -13)
M16 4 16 GND GND NMOS L=2u W=5u AD=27.5p PD=21u AS=165p PS=126u
* M16 DRAIN GATE SOURCE BULK (137 -18 139 -13)
M17 B 13 20 VDD PMOS L=2u W=9u AD=99p PD=58u AS=99p PS=58u
* M17 DRAIN GATE SOURCE BULK (114.5 -45 116.5 -36)
M18 B A 19 VDD PMOS L=2u W=9u AD=99p PD=58u AS=99p PS=58u
* M18 DRAIN GATE SOURCE BULK (88.5 -73.5 90.5 -64.5)
M19 20 B 13 VDD PMOS L=2u W=9u AD=99p PD=58u AS=148.5p PS=87u
* M19 DRAIN GATE SOURCE BULK (63.5 -40 65.5 -31)
M20 19 B A VDD PMOS L=2u W=9u AD=99p PD=58u AS=49.5p PS=29u
* M20 DRAIN GATE SOURCE BULK (40 -76.5 42 -67.5)
M21 B 13 19 GND NMOS L=2u W=5u AD=55p PD=42u AS=55p PS=42u
* M21 DRAIN GATE SOURCE BULK (88.5 -30 90.5 -25)
M22 B A 20 GND NMOS L=2u W=5u AD=55p PD=42u AS=55p PS=42u
* M22 DRAIN GATE SOURCE BULK (114.5 -83.5 116.5 -78.5)
M23 13 A GND GND NMOS L=2u W=5u AD=82.5p PD=63u AS=165p PS=126u
* M23 DRAIN GATE SOURCE BULK (40 -18 42 -13)
M24 16 20 Ci GND NMOS L=2u W=5u AD=55p PD=42u AS=27.5p PS=21u
* M24 DRAIN GATE SOURCE BULK (114 -18 116 -13)
M25 14 Ci GND GND NMOS L=2u W=5u AD=82.5p PD=63u AS=165p PS=126u
* M25 DRAIN GATE SOURCE BULK (62.5 -14 64.5 -9)
M26 20 B A GND NMOS L=2u W=5u AD=55p PD=42u AS=27.5p PS=21u
* M26 DRAIN GATE SOURCE BULK (63.5 -79 65.5 -74)
M27 19 B 13 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u
* M27 DRAIN GATE SOURCE BULK (40 -36 42 -31)
M28 16 19 14 GND NMOS L=2u W=5u AD=55p PD=42u AS=82.5p PS=63u
* M28 DRAIN GATE SOURCE BULK (91.5 -18 93.5 -13)
* Total Nodes: 20
* Total Elements: 28
* Extract Elapsed Time: 0 seconds
.END
五、全加器波形图:
六、全加器版图:
七、全加器LVS对比结果:
八、课程设计体会
通过此次课程设计，使我更加扎实的掌握了有关全加器线路方面的知识，也更了解异或门、同或门和数据选择器方面和版图设计方面的知识，在设计过程中查到的资料虽然有点小错误，还遇到了其他一些问题，例如仿真、版图，但经过大家一次又一次的思考，一遍又一遍的检查终于找出了原因所在，也暴露出了前期我在这方面的知识欠缺和经验不足。实践出真知，通过亲自动手制作，使我掌握的知识不再是纸上谈兵。
过而能改，善莫大焉。在课程设计过程中，我不断发现错误，不断改正，不断领悟，不断获取。在今后社会的发展和学习实践过程中，一定要不懈努力，不能遇到问题就想到要退缩，一定要不厌其烦的发现问题所在，然后一一进行解决，只有这样，才能成功的做成想做的事，才能在今后的道路上劈荆斩棘，而不是知难而退，那样永远不可能收获成功，收获喜
悦，也永远不可能得到社会及他人对你的认可！
通过课程设计给了我很多专业知识以及专业技能上的提升，给了我很多思。同时，设计让我感触很深。使我对抽象的理论有了具体的认识。看到成果，那种喜悦无法形容，收获颇丰。
九、参考文献
1.《专用集成电路设计基础》 孙肖子等编著，西安电子科技大学出版社，2003
2.《Tanner Pro集成电路设计与布局实践指导》廖裕评 陆瑞强 编著，科学出版社，2007
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