D-PHY协议

在M-PHY最新版本规定的“Gear3”模式下,1对差分传输通道的数据传输速度最大可达5.8Gbit/秒,而DPHY仅为1Gbit/秒。MIPI自己有定义D-PHY、M-PHY和C-PHY三种电路。MIPI的物理层有D-PHY、M-PHY、C-PHY共3种。C-PHY目前还在制定中。在物理层之上按照用途规定。虽然出台已有3年之久,但M-PHY仍未在便携终端中实现普及。原因之一是M-PHY采用固定速率,当传输数据必要的通信速度低于M-PHY的数据传输速度时,必须插入伪数据(dummy data),会导致能源效率下降。因此,现在出现了通过提高速度继续沿用D-PHY的动向。使1对通道的最大数据传输速度提高到2.搜索5Gbit/秒的“v.1.2”版本正在制定当中,在应用于4K显示器时将使用8对通道。除此之外,沿用D-PHY的传输路径、通过改进编码等提高速度的“C-PHY”标准的制定也已进入最后阶段。 为什么使用差分信号,好处: 1、因为你在控制'基准'电压,所以能够很容易地识别小信号。在一个地做基准,单端信号的系统里,测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远,他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关,而在某一范围内。 2、它对外部电磁干扰(EMI)是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值,这样将忽视在两个导体上出现的任何同样干扰。除了对干扰不大灵敏外,差分信号比单端信号生成的EMI 还要少。 3、在一个单电源系统,能够从容精确地处理'双极'信号。为了处理单端,单电源系统的双极信号,我们必须在地和电源干线之间某任意电压处(通常是中点)建立一个虚地。用高于虚地的电压来示正极信号,低于虚地的电压来表示负极信号。接下来,必须把虚地正确地分布到整个系统里。而对于差分信号,不需要这样一个虚地,这就使我们处理和传播双极信号有一个高逼真度,而无须依赖虚地的稳定性。 摘要: 1、CSI/DSI的物理层由专门的工作组负责制定,目前采用的标准是D-PHY,D-PHY采用1对 源同步的差分时钟和1-4对差分数据线来进行数据传输。数据传输采用DDR方式,即在时钟的上下边沿都有数据传输。 2、D-PHY的物理层支持HS和LP两种工作模式。HS模式下采用低压差分信号。功耗较大, 但是可以传输很高的数据速率(数据速率为80M-1Gbps);LP模式采用单端信号,数据速率很低(<10Mbps),但是相应的功耗也很低。两种模式的结合保证了MIPI总线在需要传输大量数据时可以高速传输,而在不需要大数据量传输时又能够减少功耗。 3、Escape Mode:一种可选的数据通道,允许低比特率的命令和数据传输的操作模式,在 非常低的功率传输。 4.1 Summary of PHY Functionality D-PHY提供Master和Slave之间的同步连接。一个实际的物理结构由一个时钟信号和一个或多个数据信号。时钟信号是单向的,在主源和终止于从。数据信号可以是单向的或双向的,这取决于所选择的选项。对于半双工操作,反向方向的带宽是四分之一的正向带宽。令牌传递是用来控制链路的通信方向的。 该链路包括高速数据通信的高速信号传输模式和用于控制目的的低功率信号传输模式。可选的,低功耗的逃生模式可以用于低速异步数据通信。高速数据通信出现在与任意数量的有效载荷数据字节。 物理层为每个数据Lane使用两条线,为每个加钟Lane使用两条线。这给了最小物理配置四条线。在高速模式下,每一个lane都在两侧被终止,由一个低的摆动,差分信号驱动。在低功率模式下所有的电线都是单端和非终止的。对于电磁干扰的原因,这种模式的驱动程序的驱动程序必须转换速率控制和电流限制。 在高速模式下的实际最大可实现的比特率是由发射机,接收机和互连实现的性能。因此,本文档中没有指定最大比特率。然而,该规范的主要目的是定义一个比特率范围为每条Lane80到1000 Mbps的解决方案。虽然物理配置不受这个范围的限制,实际的约束使其预期应用最合适的范围。可以预期的是一个典型的实现将有一个约500 Mbps的比特率每条Lane。对于一个固定的时钟频率,一个物理配置可用的数据容量可以增加通过使用多个数据通道。采用突发模式通信可以有效降低数据吞吐量。在低功率模式下的最大数据传输速率为10Mbps。 5结构 本节介绍了PHY包括在行为层面的内部结构及其功能。此外,给出了几种可能的物理结构。每个配置可以被视为一个合适的组合从一组基本模块。 5.1 lane Modules 一个物理配置包含一个时钟通道模块和一个或多个数据通道模块。这些模块通过PHYLane 在另一边的lane两线补充部分互连。 每个通道模块由一个或多个差分高速的功能,同时利用两个互连导线,一个或多个单端低功耗功能的每个单独的互连线,和控制和接口逻辑。图1示出所有功能的概述。高速信号具有低电压摆幅,如200 mV,而低功率信号有一个大的摆动,例如1.2V。高速函数用于高速数据传输。低功耗功能主要用于控制,但有其它,可选的,用例。输入/输出功能是由一个控制通道控制和接口逻辑块。此块与该协议的接口,并确定该车道模块的全局操作。 高速功能包括差压变送器(hs-tx)和差分接收器(hs-rx)。车道模块可以包含一个或两hs-tx, hs-rx。一个hs-tx在单车道的模块hs-rx从未同时启用正常运行时。启用高速功能应当终止对其的车道的车道边互连部分8.1.1和8.2.1定义。如果在车道模块的高速功能是不启用的,那么该功能将被放置到一个高阻抗状态。 低功率的功能包括单端发射器(lp-tx),接收器(lp-rx)和低权力争夺探测器(lp-cd)。低功 率函数总是存在于对,因为这些都是单端的功能,每个单独的互连线单独运行。 存在的高速和低功耗功能相关。那就是,如果一个车道模块包含一个hs-tx还应当包含一个lp-tx.类似的约束hs-rx和lp-rx。 如果含有lp-rx供电模块,lp-rx车道,应积极和持续监控水平线。一个lp-tx只能启用驱动低功率状态时。的lp-cd功能只需双向操作。如果目前的lp-cd功能能够检测争用情况而lp-tx 是驱动低功率状态。的lp-cd应至少检查一次上线前,驾驶一辆新的竞争状态。 对lp-tx,hs-tx的活动,并在一个单一的车道模块hs-rx是互斥的,除了一些短暂的交叉期。详细规格的线端时钟和数据信号,并hs-tx,hs-rx,lp-tx,lp-rx和lp-cd功能,参见第8和9。 对于正确的操作,在车道上的模块中的各个模块的功能设置匹配的匹配。这意味着每一个协和唱片的发送或接收的功能,在一个侧面的车道互联,一个互补的协协或唱片接收或发送功能必须是存在于另一边。此外,竞争需要在任何车道检测器模块相结合的TX和RX功能。 5.2 Master and Slave 每一个环节都有一个主人和一个奴隶。主时钟线提供的高速DDR时钟信号和主数据源。该从接收时钟信号的时钟线,是主要的数据接收器。数据通信的主要方向,从源到汇,表示为正向方向。相反方向的数据通信被称为反向传输。只有双向数据通道可以在反向传播。在所有情况下,时钟线仍然在向前方向,但双向数据通道可以转过来,从从属端的采购数据。 5.3 High Frequency Clock Generation 在许多情况下,一个锁相环时钟乘法器所需要的高频率的时钟产生的主侧。的D-PHY规范使用的建筑模型,在物理层PHY的生成所需的高频率时钟信号的一个独立的时钟乘法器。这种时钟倍频单元实际上是集成在PHY是留给实施者。 5.4 Clock Lane, Data Lanes and the PHY-Protocol Interface 一个完整的链接包含,旁边车道的模块,一个物理适配器层关系的所有车道,时钟乘法器和PHY协议接口。图2显示了一个与两数据线加上一个单独的时钟乘法器单元链路物理配置实例。物理适配器层,虽然是一个物理的一个组成部分,不在本规范范围之内。 逻辑物理层协议接口(PPI)每个车道包括一套信号覆盖,车道的功能。如图2所示,可为所有车道共享时钟信号。时钟乘法器单元的参考时钟和控制信号不在本规范的范围内。 5.5 Selectable Lane Options PHY的配置包括一个时钟通道和一个或多个数据通道。所有的数据通道都要在正向方向上支持高速传输和逃逸模式。 数据通道主要有2种类型: ?双向(具有周转和一些反向通信功能) ?单向(没有周转或任何反向通信功能) 双向数据通道应包括以下一个或两个反向通信选项: ?高速反向数据通信 ?低功率反向逃逸模式(包括或不包括LPDT) 所有通道应包括在向前的方向进行,触发逃生模式支持。其他的逃生模式功能是可选的,所有可能的逃生模式功能在5.6节所描述的。应用程序应定义什么额外的逃生模式的功能是必需的,并为双向Lane,应选择逃生模式的功能,为每个方向单独。 这一结果在完整的物理配置许多选项。自由度是: ?单一或多个数据通道 ?双向和/或单向数据通道(每车道) ?支持反向传播的类型(每车道) ?通过逃逸模式支持的功能(为每车道的每一个方向) ?将原始数据8位数据传输(默认)或使用8b9b编码符号(见附录C) 5.6 Lane Module Types 一个Lane模块所需的功能取决于Lane的类型和Lane Interconnect的哪一侧。主要有三种类型:时钟Lane,单向数据Lane和双向数据Lane。这些车道类型可以构造成这几个物理配置。 当然,精简版本的通用通道模块,只支持特定的车道类型的所需的功能是可能的。这些精简的版本是由表1确定的缩写。对于简化的原因,任何四个识别字符可以被替换,这意味着,这可以是任何可用的选项。例如,一个cil-mfen因此精简功能以逃避CIL模式功能的单向行车道主人身边只有前进的方向。一个cil-srxx是一种双向高速通信支持任何允许的子集的逃逸模式车道从侧CIL功能。 推荐PHY协议接口包含数据和数据字节格式,输入和/或输出的时钟信号和控制信号。控制信号包括请求,握手,测试设置和初始化。一个合乎逻辑的内部接口方案见附录A,虽然不要求可以使用建议的PPI非常有用。在集成电路的一个实现外部使用可能会在同一个引脚复用许多信号。然而,功率效率的原因,PPI通常在一个集成电路。 5.6.1单向数据Lane 对于一个单向数据Lane,Master侧至少包括一个HS-TX, 一个LP-TX, 和一个CIL-MFXN 功能。Slave侧应该至少包括一个HS-RX,一个LP-RX和一个CIL-SFXN。 5.6.2 双向数据Lane 一个双向数据Lane包括反向通信:要不高速反向通信,要不反向逃脱模式,或者二者都有。所需的功能取决于在Lane模块中包含的反向传播的方法。 5.6.2.1双向数据Lane不包括高速反向通信 包括一个反向逃脱模式。Master侧包括一个HS-TX, LP-TX, LP-RX, LP-CD, 和CIL-MFXY。Slave 侧包括一个HS-RX, LP-RX, LP-TX, LP-CD 和一个CIL-SFXY。 5.6.2.2双向数据有高速反向通信 包括高速反向通信包括一个反向逃脱模式,Master侧包括一个HS-TX, HS-RX, LP-TX, LP-RX, LP-CD和CIL-MRXX。Slave侧包括一个HS-RX, HS-TX, LP-RX, LP-TX, LP-CD 和一个CIL-SRXX。 5.6.3 时钟Lane 对于时钟线,只使用一组有限的线状态。然而,对时钟传输和低功耗模式相同的TX和RX 功能需要单向数据通道。一个时钟Lane模块的Master侧包含一个hs-tx,lp-tx,和cil-mcnn 功能,而Slave侧包括hs-rx,一lp-rx和cil-scnn功能。注意,时钟线所需的功能是类似的,但不完全相同,到一个单向数据通道。高速DDR时钟与数据信号代替同相正交相位传播。此外,时钟通道的逃逸模式进入与数据通道不同。此外,由于时钟的Lane只支持ULPS,逃生模式输入代码并不是必需的。内部时钟信号的适当阶段产生的以外的PHY和送到各自的跑道。时钟生成单元的实现是在本规范的范围之外。内部时钟信号的质量应足以满足9节所规定的信号的时序要求。 5.7 配置 本节概述了几种常见的物理配置,但不应被认为是所有可能的安排一个详尽的列表。任何不违反本文件要求的其他配置也可以。为了创建一个抽象的水平,在这一节中的车道模块表示的车道模块符号。图5显示了符号的语法和意义。 对于多个数据通道,各种各样的配置是可能的。图6显示了不同类型的车道类型的符号表示的概述。提到每个车道型首字母缩写词代表在短的方式,每个模块的功能。这也为内部各模块的功能要求不同。 5.7.1 Unidirectional Configurations 所有的单向配置构造的时钟Lane和一个或多个单向数据Lane。可区分的基本配置:单一数据通道和多个数据通道。为了完整性,还显示了一个对偶单纯形结构。在物理层上有一个对偶单纯形的配置和两个独立的单向配置无差异。 5.7.1.1 PHY Configuration with a Single Data Lane 此配置包括一个时钟线和一个单向数据通道从主到从。因此,只有向前方向的通信才有可能。图7显示了一个示例配置没有LPDT。此配置需要四个互连信号线。 5.7.1.2 PHY Configuration with Multiple Data Lanes 此配置包括一个时钟线和多个单向数据通道从主到从。带宽是扩展,但通信唯一可能是正向。PHY规范并不要求所有的数据通道,同时活跃。事实上,协议层单独控制所有的数据通道。图三显示了8个数据通道的配置实例,如果数据通道的数目,该配置需要2*(N+1)的连线。 5.7.1.3 Dual-Simplex (Two Directions with Unidirectional Lanes) 这种情况下是相同的2个独立的(双),单向(单)的链接:一个为每个方向。每个方向都有自己的时钟线,并且可以包含一个单一的,或多个数据通道。请注意,主和从方的不同方向相反。每个方向的物理配置应符合D-PHY规范。由于两个方向的概念是独立的,每个方 向的比特率不匹配。然而,对于实际的实现,它是有吸引力的匹配率和共享一些内部信号,只要这两个环节实现所有规格的外部。图9显示了这种双重PHY的配置实例。 5.7.2 Bi-Directional Half-Duplex Configurations 双向配置包括一个时钟车道和一个或多个双向数据通道。半双工操作,使双向流量跨越共享的互连线。此配置节省电线相比,双单纯形配置。然而,时间上的链接是共享的正向和反向的流量和链路周转。在反向方向上的高速比特率,通过定义,四分之一的比特率在向前方向。产品经理可以在正向和反向的方向上有相似率。这种配置是特别有用的情况下,与非对称数据流量。 5.7.2.1 PHY Configurations with a Single Data Lane 此配置包括一个时钟线和一个任何种类的双向数据通道。这使得在两个正向和反向方向的时间复用的数据流量。图10显示了这种配置与数据线支持高速和逃避(无LPDT)的双向沟通。其他的可能性是一种反向通信的支持或产品经理也包含在一个或两个方向。所有这些配置需要四个互连导线。 5.7.2.2 PHY Configurations with Multiple Data Lanes 此配置包括一个时钟线和多个双向数据通道。在每个车道的向前和反向传播是可能的。最大可用带宽量表为每个方向的车道数。PHY规范并不要求所有的数据通道,同时活跃甚至是在同一个方向运行。事实上,协议事实上,协议层单独控制所有的数据通道。图11显示了一个数据通道的示例配置。如果是数据通道的数目,此配置需要2 *(N+1)的互连线。 5.7.3 Mixed Data Lane Configurations 而不是只使用一个数据通道类型,PHY使用不同的单向和双向数据线类型结合。图12显示一个双向和单向数据通道实例配置,都没有LPDT。 6 Global Operation 本节规定的D-PHY包括信号类型,操作的通信机制、运行模式和编码方案。所需的电气功能的详细规范,可以在8节中找到。 6.1 Transmission Data Structure 在高速或低功耗,传输,链路传输的协议层提供的有效载荷数据的另一边的链路。本节规定了发送和接收有效载荷数据的限制。 6.1.1 Data Units 最小有效载荷数据单元为一个字节。数据提供给TX和RX从任何Lane将一个字节的整数。此限制适用于高速和低功率数据传输的任何方向。 6.1.2 Bit order, Serialization, and De-Serialization 串行传输,数据应在序列化传输物理层和反序列化在接收物理层。PHY对电压或传入和传出的数据顺序没有特别的规定。 6.1.3 Encoding and Decoding 本规范不需要行编码。但是,如果使用了线编码,则应根据附件C实现。 6.1.4 数据缓存 数据传输是在协议请求上进行的。一旦通信开始,发送端的协议层将提供有效的数据,只要它不停止它的传输请求。对于使用线编码的Lane,控制符号也可以插入到传输。在接收端将数据尽快由接收物理交付的协议。信号的概念,因此,物理层协议的握手,不允许数据节流。用于此目的的任何数据缓冲都应在协议层内。 6.2 Lane States and Line Levels 发射机功能通过驱动某些线路电平决定Lane状态。在正常操作过程中任何一个hs-tx或lp-tx 驱动一个Lane。一个hs-tx总是驱动Lane的差分状态。两个lp-tx独立的驱动一个Lane 的两条Line,而且是单端的。这导致在2个可能的高速Lane状态和四个可能的低功率Lane 状态。高速行车状态differential-0和differential-1。低功耗状态的取决于模块的运行方式。高速传输时LP-RX把高速传输的差分信号逻辑成00。 停止状态有一个非常独特的中心功能。如果水平线显示出停止状态所需的最小时间要求, PHY状态机必须返回到停止状态,不管之前的状态是什么。这可以在RX或TX模式取决于最近的操作方向。表2列出了在正常运行期间可出现在Lane上的所有状态。详细规范的电气等级可以在8节中找到。 所有LP状态周期应至少持续Tlpx的时间。状态的转换应平滑并排除故障的影响。一个时钟信号可以通过异或运算的DP、DN的Line重建。理想的情况下,重建的时钟至少持续2* Tlpx,但可能有一个工作周期比其他由于信号斜率和出行水平的影响50%。 注意: 1. 在高速传输的过程中,低功率接收机在Line上观察LP-00状态。? 2. 假如LP-11发生在逃脱模式,Lane将返回到停止状态。(控制模式LP-11) 6.3 Operating Modes: Control, High-Speed, and Escape 在正常运行期间,数据线将是控制或高速模式。高速数据传输发生在阵阵,从结束在停止状态(lp-11),它是由控制模式的定义。该车道只是在高速模式在数据爆发。时序进入高速模 式是:lp-11,lp-01,此时数据线仍在高速模式直到lp-11收到lp-00。逃逸模式只能通过控制模式内的请求输入。数据车道 数据通道在检测停止状态后,必须始终退出模式并返回到765控制模式。如果不在高速或逃逸模式下数据通道应停留在控制模式。数据线和时钟线停止状态作为一般的待机状态,可能会持续一段时间tlpx >。可能的事件从停止状态进行高速数据传输的要求(lp-11,lp-01, lp-00),逃避方式请求(lp-11,LP-10,lp-00,lp-01,lp-00)或周转的要求(lp-11,LP-10, lp-00,LP-10,lp-00)。 6.4High-Speed Data Transmission 高速数据传输发生在Burst,为了帮助接收器同步,数据爆发应在发射机端扩展,并带有一个leader序列和一个伴随序列,并在接收机侧被消除。因此这些leader序列和伴随序列仅能在传输Line被观测到。 传输开始于停止状态,也结束于停止状态。突发数据线应保持在停止状态之间的中间时刻,除非在Lane出现反转或者逃避请求。在HS的突发数据时钟Lane应该在高速模式,提供一个DDR时钟给Slave 侧。 6.4.1 Burst Payload Data(突发负载数据) 突发的有效载荷数据必须始终代表一个整数的有效载荷数据字节,具有最小长度的一个字节。对于短突发的开始和结束消耗的时间远比实际传输负载数据的时间要长。PHY没有最大数目的字节数。然后,在PHY中HS突发数据没有自动的错误恢复方式,而实际的BER也不会为0。这样,重要的是要考虑每一个单独的协议,最好的选择是最大的突发长度。 6.4.2 Start-of-Transmission 在发送请求时,数据Lane停留在停止状态,SOT意思是准备开始高速状态。表三描述了TX侧和RX 侧的事件顺序。 6.4.3 End-of-Transmission 数据突发结束后,一个数据Lane离开高速传输模式,进入停止状态(EOT)程序。表4显示一个可能的事件序列在EOT中。EOT处理可以由协议或者D-PHY控制。 6.4.4 HS Data Transmission Burst 图14显示了数据突发传输过程中发生的事件序列。传输可以开始和结束于任何独立的Lane 协议。然而,由于每个Lane的传输字节不等,大多数Lane开始的时候同步,但在不同的时间结束。与协议层的握手信号在附件A中有描述。 停止状态(TX-Stop、RX-Stop)有多个有效的退出状态。 6.5 Bi-directional Data Lane Turnaround 一个双向数据Lane的传输方向可以通过Link的反转程序来改变。这个过程可以在当前方 向的相反方向传递。无论是从正向转为反向或反向转为正向,这个程序都是相同的。Master 和Slave侧不能在反转中改变。Link的反转应该在控制模式中被完全处理。表6列出了在反转过程中的事件序列。 对Link两侧的低功耗时钟不用非得一样,也可以不一样。然而,在低功耗状态时间期间的比例,即TLPX是受约束的,来确保反转行为的正确性。 假如Lane没有进入TX-LP领域,通过驱动进入停止状态的方法,那么反转程序将会被中止。驱动停止状态可以中止反转程序,然后返回到停止状态。物理层应该确保在TX-TA-Rqst, RX-TA-Rqst,或者TX-TA-GO结束之后不中断程序。一旦物理层驱动TX-LP-Yield,将不会中止反转程序。因为在一个特定的时间内的反转过程没有完成,如果确定有一个错误发生则该协议可以采取适当的措施。更多的细节见7.3.5节。图17显示了在表7中所描述的周转状态机。 6.6 Escape Mode 逃脱模式是使用低功率状态的数据Lane的一种特殊的操作方式。有了这个模式,一些额外的功能变得可用。逃生模式操作应支持正向方向,反向方向是可选的。如果支持,逃脱模式不包括所有可用的功能。 数据Lane进入逃脱模式通过逃脱模式进入程序(LP-11,LP-10,LP-00,LP-01,LP-00)。一旦最终LP-00在Line上监测到,Lane应该进入到逃脱模式进入空状态。一旦在进入LP-00之前监测到LP-11,逃脱模式进入程序就会中止,接收端应该等待或者返回到停止状态(LP-11)。 对于数据Lane,一旦进入逃脱模式,发射器将发送一个8位输入命令来指示被请求的动作。表8列出了所有可用的逃脱模式命令和行为。所有未分配的命令是预留给未来的扩展。 停止状态应该使用在退出逃脱模式时,因为间隔一个热编码,停止状态不能发生在逃脱模式的操作期间。停止状态立即返回到Lane的控制模式。如果输入命令不匹配一个支持的命令,这个特定的逃脱模式操作将被忽略,接收端一直等待直到传输端返回到停止状态。 在逃脱模式下PHY应该采用spaced-one-hot位编码来进行异步操作。因此,在这种模式下的数据通道的操作不依赖于时钟通道。在图18中显示了一个触发复位命令的完整的逃脱模式动作。 Spaced-one-hot 编码意味着每一个Mark状态与空状态都是有关的。每一个符号因此包括两部分:一个是One-Hot 相位和一个空相。TX将Mark-0后跟一个空位来传输“零位”,将Mark-1跟一个来传输1位。一个Mark后不跟着一个空位不代表一bit。在退出之前,逃生模式停止状态应该是Mark-1的状态不是联通bit部分的最后阶段,因为它后面不跟着空状态。时钟由两条线信号DP和DN通过异或得到。每一个独立LP状态周期时间至少为Tlpxmin。 6.6.1 Remote Triggers 触发信号是在接收侧给协议层发送一个标志位,在传输侧给协议层请求的这么一个机制。这可以是正向也可以是反向,取决于操作的方向和逃脱模式功能的有效性。触发信号要求逃脱 模式的能力,以及至少和接口两边的一个Trigger Escape Entry Command匹配。 图18显示的是一个逃脱模式复位触发行动的一个例子。Lane 进入逃脱模式通过逃脱模块的进入程序。如果Entry Command Pattern与Reset-Trigger Command 相匹配,通过逻辑PPI 在接收侧一个Trigger是给协议层发送一个标志位。任何bit接收到在一个Trigger Command之后,在Line进入到停止状态之前都应该被忽略。因此,为了给接收侧提供时钟信息,虚拟字节能够被级联。 注意,触发信号包括复位触发是一个通用的消息传到系统。触发指令不影响物理本身的行为。因此,触发器可以用于任何目的的协议层。 6.6.2 Low-Power Data Transmission 如果逃脱模式进入程序是被Entry Command 对于LPDT伴随,数据在协议层可以以低速通信,而Lane保持在低功率模式。 数据应该被编码在Line上与相同的Spaced-One-Hot码用作Entry Commands。该数据是自由施加的bit编码时钟,不依赖时钟Lane。这个Lane可以暂停当使用LPDT通过保持Line上的空状态。在Line上的停止状态停止LPDT,退出逃脱模式,和改变Lane到控制模式。在进入停止状态的最后阶段应该进入Mark-1的状态,这个状态不代表一个数据bit。图19显示两个字节传输,在两个字节中有一个暂停状态。 使用LPDT,低功率时钟信号(f MOMENTARY < 20MHz)提供给传输侧是用来传输数据的。数据接收是自由施加的bit编码时钟。因此,可变时钟频率可以被允许。在LPDT结束后,Lane 必须返回到停止状态。 6.6.3 Ultra-Low Power State 如果在逃脱模式Entry command之后发送了一个Ultra-Low Power State Entry Command 命令,Lane将会进入ULPS。这个命令将被标记到接收端协议。在这个状态下,Line是在LP-00中。ULPS退出通过一个Mark-1状态,这个状态在一个停止状态后跟随着一段TWAKEUP。附件A描述了一段退出程序的例子和一段程序控制Mark-1状态的时间长度。 6.6.4 Escape Mode State Machine 6.7 High-Speed Clock Transmission 在高速模式下的时钟Lane提供一个低摆幅的差分DDR(半功率)时钟信号,这个信号是高速数据传输从Master到Slave。时钟信号应该具有正交相位相对于触发点序列对前进方向的数据线和一个在第一传送点中心的上升沿。在第10节可以找到数据时钟的关系和时序规格的细节。 时钟线类似于单向数据通道。然而有一些时间性差异和一个时钟Lane传输高速DDR时钟信号而不是BIT数据。此外,低功耗模式功能时钟Lane不同于数据Lane。一个时钟Lane 应该是单向的不应该包括正常的逃脱模式功能。只有ULPS才可以被支持,通过使用LP-Rqst状态进入一个特殊的进入序列。高速时钟传输应该开始于停止状态,也退出到停止 状态。 时钟Lane模块是通过时钟Lane PPI由协议控制。协议仅停止时钟Lane当在任意的数据Lane中没有告诉传输被激活。 如果时钟Lane处于低功耗模式,则数据Lane的高速数据传输启动时间延长。在这种情况下,在发送请求之前,时钟Lane应首先返回高速操作。 高速时钟信号会继续运行一段TCLK-POST的时间在最后的数据Lane改变到低功率模式和以HS-0状态结束后。表10给出了时钟Lane向低功耗模式切换的程序。注意时钟Burst 总是包含一个传输数在开始的时刻,以HS-0的状态结束。这表明,这个时钟提供的转换样本与一定数目的数据Lane有联系。时钟周期应该可靠和根据HS时序规范。这个程序返回到时钟Lane给到高速时钟的传输过程在表11给出来了。时钟启动和停止在图21给出来了。 6.8 Clock Lane Ultra-Low Power State 尽管一个时钟Lane不包括正常的逃脱模式,但是时钟Lane应该支持ULPS状态。 一个时钟Lane可以进入ULPS状态通过一个时钟Lane ULPS进入程序。在这个程序中,开始于停止状态,传输侧可以驱动TX-ULPS-Rqst(LP-10)状态和TX-ULPS(LP-00)状态。在这之后,时钟Lane将会进入ULPS。一旦错误发生,在TX-ULPS-Rqst状态之后LP-01或者LP-11将会立即被检测出来。ULPS进入程序将立即停止,接收侧将等待,或者返回到停止状态。 接收PHY应该标识ULPS的出现给接收侧的协议层。在这个过程中,Line在ULPS(LP-00)。ULPS离开通过Mark-1 TX-ULPS Exit State,这个状态被停止状态跟着一个T WAKEUP的时间长度。附录A描述了一个退出程序的例子,这个例子允许控制Mark-1 TX-ULPS-Exit State的时间长度。 6.9 Global Operation Timing Parameters 表14列出了本节所用的所有时间的参数范围。表中的值认定ΔUI来定义UI的变化范围。 表14定义了传输器应该支持所有传输器特别时序的参数。 表14定义了接收器应该支持所有接收器特别时序的参数。 另外,相应的接收机公式不是每个发射机特定的参数定义,接收机也应该支持所有发射具体的时间参数在表14种所有的HS UI的最大电压和包括最大支持在数据表中指定的在接收器HS时钟速率。 6.10 System Power States 在物理层配置的每个Lane,即Powered和enabled,有三种不同的功耗水平,高速传输模式,低功耗模式和ULPS。ULPS见6.6.3和6.8节。这些模式之间的过渡由PHY处理。 6.11 Initialization 上电后,当Master侧PHY驱动停止状态(LP-11)超过TINIT的时间长度后,Slave侧PHY 应被初始化。第一个停止状态时间比指定的TINT时间长,叫做初始化时间。PHY的Master 侧本身应该被系统或者PPI输入信号初始化。Master侧应该确保停止状态的时间比TINT 长,从而在Master初始化之前不会在Line上出现停止状态。在初始化期间,从未指定长度的时间段内,Slave侧将忽略所有的形态。在多条Lane的配置下,所有的Lane应同时进行初始化。 注意TINIT是协议相关的参数,为TINIT,Master和TINT,Slave(传输器和发送器分别进行停止状态的初始化)的确切要求专门被协议层规范定义,这超出了本文的范围。然而, D-PHY规范并对其长度的下限TINIT,Master和TINIT,Slave,不得少于100us。协议层规范使用D-PHY规范可以指定任何值大于这个限制,例如,TINIT,Master ≥1ms和TINIT, Slave=500到800us。 6.12 校准 没有明确的关于D-PHY的规范要求。如果实现需要校准,校准可以在初始化时间TINT的期间当Line处于停止状态。校准过程不应该在Line上是可见的。任何进一步的细节在本规范的范围之外。 6.13 Global Operation Flow Diagram 所有先前描述的操作方面包括或不包括可选的部分,都包括在Lane模块中。图24显示了数据Lane模块的操作流程图。在TX和RX四个主要的过程分为:高速传输,逃脱模式,反转,和初始化。 图25显示了一个时钟Lane模块的状态图。时钟里的模块有四大操作状态:初始化(无固定期限),低功率停止状态,ULPS,和高速时钟传输。该图还显示了先前描述的过渡态。 6.14 Data Rate Dependent Parameters (informative)数据速率相关的参数 高速数据传输率的D-PHY是可编程的一个特定的实现确定值。任何个人数据传输SOT和EOT序列必须在一个给定的固定比率之间发生。然而,重编程的D-PHY高速传输的数据速率是允许的在初始化的时候,无论是在ULPS退出的开始时间之前或者在停止状态的任何时间HS时钟不运行的。数据速率重编程的方法超出本文的范围。 本文档中的许多时间参数的值被指定为一个固定的时间和特定数量的高速UIS的总和。参数可能需要重新计算,如果数据速率和UI值改变。这些参数允许的值位于表14.为了清晰起见,参数名称和目的在这是重复的。 6.14.1 Parameters Containing Only UI Values TCLK-PRE是高速时钟循环的最小数值,在高速模式重新启动之后Master必须发送时钟Lane和在任意数据传输开始之前。如果在Slave侧需要比TCLK-PRE更多的时钟周期, Master侧应该确保这些传输协议。 6.14.2 Parameters Containing Time and UI values 若干参数被指定为一个显式时间和一个UI的总和。在一般情况下,明确时间的电压,来自所需的时间来充电放电的互连到其的指定值,给定的指定的驱动电压和线路的中止值。因为显示时间值不依赖于数据速率。可以使用一个模拟计时器和一个超高速计数器的总和,以确保执行满足这些参数。如果这些显式时间值是通过计数HS时钟周期,计数值是数据速率的函数,因此,数据速率必须改变。 TD-TERM-EN是数据Lane接收Line中止计算从Dn到VIL,MAX的使能时间。 THS-PREPARE是在数据Lane上在开始HS传输时驱动LP-00的时间。 THS-PREPARE + THS-ZERO,MIN是在开始HS传输之前驱动LP-00的时间再加上给HS-0发送转变为line中止的时间和驱动HS内部连线,发送SOT同步序列之前。 THS-TRAIL是发射器必须驱动反转过去的数据位发送的最后一个有效数据位HS传输突发后的时间。这一次是由接收器需要确定EOT。 THS-SKIP是接收机必须“备份”,跳过数据忽略EOT的过渡期的时间序列。 TCLK-POST,MIN是发射机发送HS时钟继续在最后一个数据通道已经过渡到LP模式下的最小时间HS传输突发。如果一个特定的接收机的实现需要比TCLK-POST,MIN更多的时钟周期完成接收。发射机必须提供充足的时钟来完成接收。 6.14.3 Parameters Containing Only Time Values(仅包含时间值的参数) 几个参数被指定仅作为显示时间值。如第6.14.2,这些显式时间的典型值是由所需的充电和放电的互连时间,因此不依赖数据速率。使用一个模拟计时器或一个超高速计数器来确保执行满足这些参数是可能的。然而,如果这些时间值仅是通过计数HS时钟周期,计数值是数据速率的函数,因此,必须改变当数据速率改变的时候。 下面的参数仅根据时间电压: ? THS-SKIP,MIN ? TCLK-MISS,MAX ? TCLK-TRAIL,MIN ? TCLK-TERM-EN ? TCLK-PREPARE 6.14.4 Parameters Containing Only Time Values That Are Not Data Rate Dependent(参数包含有数据速率只依赖时间电压) 表14种显示其余参数均应遵守的,即使在高速时钟是关闭的,这些参数包括低功耗和初始化状态持续时间和线性信号的时间间隔。虽然这些参数不是HS数据速率的相关,对D-PHY 一些实现可能需要调整这些值,当数据速率改变的时候。 8 Interconnect and Lane Configuration Interconnect 在传输器和接收器之间,用在D-PHY通信间传输所有的信号。这包括高速,低压信号I/O和低速低功率信号用于控制功能。因为这个原因,通过平衡,差分、点对点的传输线来实现物理连接。总的interconnect包括几个级联的传输线段,如PCB板,柔性箔,和电缆连接。 8.1 Lane Configuration 完整的物理连接的Lane由TX、RX在每一侧,还包括TLIS在之间。整体的Lane的性能是这三个元素的组合。这些元素之间的分裂被定义为在模块(IC)的引脚。本节定义了TLIS 对于信号路径的要求和TX、RX的I/O反射特性。这样可以确保正确的整体运行的Lane。相对于物理尺寸,TLPS通常是最大的部分。除了PCB和柔性箔,还包括孔和连接器。 8.2 Boundary Conditions(边界条件) 参考阻抗的特点是差分100Ohm,每条线单端50 Ohm,和25Ohm在两条线共同模式。单端操作的50Ohm阻抗水平很方便测试和表征用途。 这种典型的阻抗水平的要求是Lane 的三部分:TX,TLIS和RX。Interconnect的特性阻抗的容差和TX和RX上Line的容差是指定的S参数的模板在整个工作频率范围内的。 差分信道也用在LP的单端信号。推荐仅仅使用耦合差分传输线。 信号跨越interconnect不能超过2纳秒。 8.3 Definitions 9 Electrical Characteristics 一个PHY包括的电气功能:高速发射机(HS-TX),高速接收机(HS-RX),低速传输机(LP-TX),低速接收机(LP-RX),低速竞争检测(LP-CD)。PHY不需要包括所有的功能,包含的功能需要特定的物理配置。对于每一个配置要求的功能在第5部分专门有讲。所有的电气功能包括在任何PHY都应该满足本节的规格要求。图35显示了一个PHY接收机所要求的一套完整的电气功能。 HS传输机和HS接收机用于传输高速数据信号和时钟信号。HS传输机和接收机利用低压差分信号来传输信号。HS接收机包括一个切换并行中止。 LP传输机和LP接收机作为一个低功率信号机制。LP传输机是一个推挽驱动器和LP接收器是不中止单边接收器。 差分HS模式和单端LP模式的信号水平是不同的。HS信号的电压低于LP的门限值,这样LP接收机总是可以检测到低的高速信号。 Lane在正常操作在LP和HS模式中转换。双向Lane能够转换通信方向。操作方式或者方向的改变要求启用或禁用某些电气功能。这些启用或禁用事件不应引起Line上的故障,否则会导致一个不正确的信号电平。因此,所有的模式和方向的变化是顺利的,总可以确保正确的监测Line上的信号。 9.1 Driver Characteristics 9.1.1 High-Speed Transmitter HS差分信号是由差分输出驱动器的DP和DN引脚产生的,作为参考,DP是正极,DN是负级。当DP的电势高于DN,Lane的状态为差分-1(HS-1),当DP低于DN,称为差分-0 (HS-0),图37显示了一个HS传输机的例子。这个部分是Lane模块的DP、DN管脚,不管是时钟Lane还是数据Lane。 Vod为差分输出电压。 9.1.2 Low-Power Transmitter LP发射机应是一个压摆控制的推拉式驱动程序。它是用于驱动Line在所有的低功率的操作模式,所以,一个低压发射机的静态功耗尽可能低。信号转换的转换率是有界的,以保持低的电磁干扰。图41就是一个LP发射机。 9.2 Receiver Characteristics 9.2.1 High-Speed Receiver HS接收机是一个差分Line的接收机。它包含一个切换并行输入终端,Zid,Dp,Dn管脚。图47说明了。 9.2.2 Low-Power Receiver LP接收机是一个不会终止的,单端接收电路。LP接收器是用来检测每个引脚的低功耗状态。对于鲁棒性,LP接收机应该滤掉噪声脉冲和射频干扰。 输入低电平电压,VIL是要求接收机检测输入信号低电平状态的电压。低输入电压, VIL-ULPS可以用来表示接收机在ULPS状态的时候的电压。VIL大于在HS传输过程中最大单端Line电压。因此,LP接收机可以检测到低的HS信号。 9.3 Line Contention Detection LP接收机和一个单独的LP-CD应该用于双向数据Lane来检测Line的每一个LP信号。如在7.1所描述的这是必要的监测Line的竞争。当LP发射机驱动在高位和PIN脚的电压小于VIL,LP接收机应该使用LP高故障监测。参见表22。当LP发射机运行在低位和pin脚电压高于VIHCD,LP-CD应当使用LP低故障监测。参见表24。当PIN脚电压低于VILCD, LP低故障不会被监测出来。 LP-CD的一般操作与低阈值电压的低电压接收器类似。尽管直流的规格不同,尽管直流规格不同,交流规格的LP-CD是定义匹配的LP接收机和LP-CD应满足表23中除了TMIN-RX。LP-CD应该充分过滤输入信号避免错误触发短事件。 9.4 Input Characteristics 本节指定所需的高速信号接口的电气特性的信号。PHY是源同步接口的前进方向。在正向或反向的信号模式应该只有一个时钟源。在反向反向时钟被发送到向前方向,并使用四个单边信号的其中一个发射数据。 数据传输可以发生在任何速率大于最低规定的数据bit率上。 10.1 High-Speed Clock Timing Link的Master侧会给Slave侧发送一个差分时钟信号。 从图51可以看出相同的时钟源用于产生DDR时钟和发射的串行数据。由于时钟和数据信号在一个指定的偏移通道上传播,该时钟可以直接用来在接受机数据Line中采样。通过Δ UI定义UI的瞬时变化。 10.2 Forward High-Speed Data Transmission Timing DDR时钟差分信号到数据差分信号的时序关系如图53所示。数据与时钟是正交的,这样时钟信号的边缘可以被接收器接收到的数据样本直接使用。发射器应该确保在第一payload 的bit传输过程中发送DDR的上升沿,这样第一payload bit 可以在接收机的上升沿时钟被采到,第二BIT可以在时钟沿的下降沿被采到,所有的bit都可以在上升和下降沿交替被采到。 10.2.1 Data-Clock Timing Specifications 10.3 Reverse High-Speed Data Transmission Timing 在6.5节所规定的,一个Lane进入反向高速传输模式通过Link的反转过程,反转数据传输不是源同步,时钟信号是由Master驱动,而数据线是由Slave侧驱动。Slave端每两个接受时钟信号的周期发送一个数据位。因此,对于一个给定的时钟频率,反向数据速率为正向数据速率的1/4。在这种情况下BIT的周期为4*UIINST。UIINST值指定的是全速率正向传输的时间。 注意时钟资源频率将会改变在传输突发之间。然而,所有的数据Lane在时钟资源频率改变的时间之前应该在低速状态。 A.1 Signal Description 表28定义了在PPI中使用的信号。一个物理层包括多个数据Lane,每一个Lane中包括一系列的PPI信号。每个信号被分成6种信号中的一种:高速传输信号,高速接收信号,逃脱模式发送信号,逃脱模式接收信号,控制信号和错误信号。双向高速数据Lane支持双向逃脱模式,包括几乎所有在列表中的信号。单向Lane或时钟Lane只包括一个子集的信号。每个信号方向分为“I”或“O”。方向“I”表示信号从协议层输入到物理层。同方向的“O”是物理层输出来驱动协议层。这一逻辑接口,大多数时钟被描述在物理层产生的,虽然任何具体的物理层实现时钟电路可能不同。