关于防电磁波干扰（EMI）和静电防护（ESD）设计

nullnull 关于防电磁波干扰（EMI）和静电防护（ESD） 防电磁波干扰（EMI）设计 1. EMI (Electro Magnetic Interference) 即电磁干扰。传播方式有辐射和传导. 2. 重要的规章： 美国的FCC (Federal Communication Commission) 西德的VDE (Verband Deutscher Electrotechniker) IEC(国际电子技术委员会)的CISPR（Committee International Spe Ciai Des Perturbations Dadioelectriques） 3. 管制程度 商业用的产品要符合Class A. 一般家庭用要符合Class B 4.  防止电磁干扰的对策 零件选择适当电子零件可减少2~3dB 电路Layout 电路板Pattern设计改变 噪声FILTER 电源的噪声可采取1 OW PASS FILTER 接地高频回路采取多点接地之 CABLE采用屏蔽之CABL E Connector采用屏蔽之Connector 外壳金属壳,塑料壳表面导电材料处理:无电解电镀,ZINC SPRAY,铝蒸镀,导电漆喷涂，以及用金属箔贴附或直接以导 电性塑料料成型. 5. 导电性须考虑因素 温度，湿度，老化及Impact试验， 黏着试验须合乎UL746C的规定,结果在程度4以上（剥离在5%以内） 6. 表面电阻的定义 比电阻Rr=△V/I * S/ l           电阻Rs=Rr/t (Ω 7. 屏蔽效应(Shielding Effectiveness)    电场之屏蔽效应  SdB=20 log E1/E2          磁场之屏蔽效应 SdB=20 log H1/H2    其中E1, H1是入射波长强度， E2，H2是穿透波长强度 SE=R+A+B     R: 反射衰减： R=168+10log(c/p * 1/f) A: 吸收衰减:  A=1.38 * t√f*c*p B: 多次反射衰减 : 通常可忽略 其中 , c是相对导电系数， f是频率,  p是相对导磁系数， t是遮蔽之厚度. 材料        相对导电系数(C)        相对导磁系数（P）        C * P        C/P 银        1.05        1        1.05        1.05 铜        1.00        1        1.00        1.00 null8. 防电磁干扰设计    屏蔽层如有孔洞等之开口会使屏蔽电流收到影响， 为了使电流顺畅， 可把长孔改成多个小圆孔.    含排列孔的屏蔽有以下几个因素影响    孔的最大直径d , 孔数n, 孔间距c, 屏蔽厚度t, 噪声源和孔之距离r, 电磁波频率f, 其中d, n, f 越小越好， c, t, r    越大越 好. 外壳间接缝对屏蔽效应的关系 1. 必须保持导电性接触， 故不可喷不导电漆。 2. 接缝重叠宽度要比缝大5倍。 3. 导电接触点间距要小于λ/20～1.5cm 电磁场产生的辐射是由电场和磁场所组成， 但磁场对健康的影响相当大 电场辐射可以阻隔， 但磁场辐射会穿透大部份物质，包括水泥和钢筋. 一般的家电产品的磁场强度平均在5 milli Gauss以下( 1mG=100nT) 9. 防电磁波材质 不同的材质及材料厚度对于频率的吸收有不同的效果。 同一厚度的铁的吸收损失比铜的吸收损失大. 10.如何抑制电磁波干扰    首先要明确了解需要什么规格，各个规格所限制的频带及其级别不同， 其对策也不尽相同. 抑制EMI的发生，首先必须抑制其发生源， 然后再极力防止其感应到成为其传播，辐射天线的I/O, 电源电缆上， 并避免信号电缆和数据通过框体的缝隙附近， 这样就可以减少电路的直接辐射和从电缆， 框体缝隙的二次辐射。 来自数字设备的辐射有差动方式和共态方式 1.差动方式辐射——是由于电路导体形成的回路中流动的高频电流产生的， 这个回路起了辐射磁场的小天线作用。 该信号电流回路在电路动作中是必要的， 但为抑制辐射，必须在设计过程中限制其大小。 印刷电路板为了抑制辐射， 必须最大限度降低由信号电流形成的回路的面积。 在电路图上将传输高频（>500kHz）周期性信号的全部轨迹找出来， 使其路径尽量短地配置组件， 并在驱动这高速周期性轨迹的组件附近个别地配置分流电容器. 2.共态方式辐射——是当系统的某个部分的共态方式电位比真正的地线电位高时发生的， 当外部电缆与系统连接而被共态方式所驱动时， 即形成辐射电场的天线。共态方式辐射是从电路结构或电缆发生的辐射频率由共态方式电位决定， 与电缆的差动方式信号不同。 削减共态方式辐射,和差动方式时相同,最好是抑制信号的上升时间和频率.为了降低辐射设计人员能控制的仅仅是共态方式电流而已。 1）使得驱动天线的源电压（通常接地电压）最小 2）在电缆中串联插入共态方式扼流圈 3）将电流短路到接地(系统接地)上 4）屏蔽电缆 抑制共态方式辐射的第一步时最大限度地降低驱动天线的共态方式电压。许多降低差动方式辐射的方法也能同时降低共态方式辐射。选择电子组件时， 要注意选择具有必要最小限度上升时间的组件。 时钟速度若降低一半谐波的振幅将下降6dB, 上升时间若长一倍， 振幅将下降12dB, 显然放慢上升时间是抑制噪声发生源的有效手段. null静电防护（ESD）设计 ESD(Electrostatic Discharge)是静电放电的简称。非导电体由于摩擦，加热或与其它带静电体接触而产生静电荷， 当静电荷累积到一定的电场梯度时（Gradient of Field）时， 便会发生弧光(Arc), 或产生吸力（Mechanical Attraction）. 此种因非导电体静电累积而以电弧释放出能量的现象就称为ESD。 影响物体带静电的因素: 1.材料因素 电导体 ---电荷易中和， 故不致于累积静电荷。 非电导体---电阻大，电荷不宜中和（Recombination）,故造成电荷累积. 两接触材料（非导电体）之间的相对电介常数（Dielectric Constant）越大,越容易带静电。 Triboelectric Table 当材料的表面电阻大于10^9 ohms/square时，较容易带静电. 0 ohms/square~10^6 ohms/square导体 10^6 ohms/square~10^9 ohms/square非静电材质 10^9 ohms/square~ ∞ 易引起静电材质 防静电材料之表面电阻值 导电PE  FOAM        10^4~10^6 ohms/square 抗静电袋                         10^8~10^12 ohms/square 抗静电材质           10~10^8 ohms-cm 2.空气中的相对湿度越低， 物体越容易带静电： ESD的参数特性 1. 电容 ESD的基本关系式 ： V=Q/C Q为物体所带的静电量， 当Q固定时， 带静电物体的电容越低， 所释放的ESD电压越高。 通常女人的电容比男人高， 一般人体的电容介于80pfd~500pfd之间. 2. 电压 ESD所释放的电压， 时造成IC组件故障的主要原因之一。 人体通常因摩擦所造成的静电放电电压介于10~15kV, 所能产生的ESD电压最高不超过35~40kV的上限。 人体所能感应的ESD电压下限为3~4kV 3. 能量 W=1/2 *CV2   典型的ESD能量约在17 milijoules, 即当C=150 pfd, V=15kV时 W=1/2 * 150 *1012 * (15 * 103)2 =17 * 103 joules (焦耳)null4.极性  物体所带的静电有正负之分， 当某极性促使该组件趋向Reverse Bias时， 则该组件较易被破坏. 5.RISE TIME ( tr )   RISE TIME---ESD起始脉冲(PULSE)10%到90%ESD电流的尖峰值所须的时间.   Duration--- ESD起始脉冲50%到落下脉冲50%之间所经过的的时间   使用尖锐的工具放电， 产生的ESD Rise time最短， 而电流最大. ESD产生可分为五个阶段进行： 1.先期电晕放电（Corona Discharge） , 产生RF辐射波. 2.先期电场放电（Pre-discahrge E-Field） 3.电场放电崩溃（Collapse） 4.磁场放电(Discharge H-Field) 5.电流释出,并产生瞬时电压（Transient Voltage） 电子装备之ESD问题 1. 直接放电到电子组件 由电压导致的破坏 (1) 以MOS（Metal Oxide Semiconductor）DEVICE为主 (2) 当ESD电压超过氧化层（如SiO2）的Breakdown Voltage时， 即造成组件破坏. 由电场引起由电流导致的破坏 (1) 以BIPOLAR ( Schottky , TTL) DEVICE 为主 (2) 当ESD电流达到2~5A时， 因焦耳效应产生的高热（I2t）, 将IC JUNCTION烧坏. (3) 由磁场引起 2.直接放电到电子设备外壳 当带静电的人体接触电子装备的金属外壳时， 若该装备有接地， 则ESD电流会直接流至地线， 否则有可能流经电子组件再流至GROUND, 造成组件的破坏。 由于ESD电流是经由阻抗最低的路径向地传， 若是接地线的动态阻抗比箱体到地面/桌面的阻抗低， 则可能有箱体传至地面， 此时可能对电子线路造成辐射干扰. 3.间接放电 间接放电----是指带静电体不是直接放电到所接触的设备部门， 而是放电到临近的金属件， 使ESD PILSE造成电磁场辐射影响电子组件. nullESD 防护设计（其中1，2项和机构设计无关） 1.组件层次(Component Level) 2.电路板层次(PCB Level) 3.CABLING 层次——对于箱体内部的Flat Cable和Power Cable, 要注意： 1）避免使用过长的Cable. 2）为了防止感应ESD Noise, 必须避免让Cable 太靠近外壳的接缝处. 3）避免使cable与金属外壳内面接触， 以免当外壳承受ESD时， 对Cable造成干扰. 4）对Cable 做屏蔽（Shielding）处理 4 箱体层次（Housing Level） 最应该注意的是外壳的屏蔽(Shielding)和接地(Grounding).在Shielding方面,ESD和EMI的要求完全相同,ESD必须注意的是： 1）凡是可从外部接触到的金属件（如Switch）,都必须与外壳相连,不可Floating,以避免： a．使ESD电流流经PCB  b．因电荷饱和产生二次放电或辐射干扰。 2）避免使用过长的螺丝， 以免ESD对内部造成辐射干扰. 3）塑料外壳的缝隙设计上， 应尽量拉长缝隙长度， 以免ESD放电或造成ESD辐射 一般涉及到ESD的问题，我只有两个方法。 一是堵：挂台、裙边、止口等等。 二是疏：利用导电布、导电漆想办法接地